بررسی روش های کاهش توان مصرفی در تست مدارات VLSI
Publish place: 2nd National Electrical Engineering
Publish Year: 1388
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 2,909
This Paper With 7 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NEEC02_022
تاریخ نمایه سازی: 7 بهمن 1388
Abstract:
پیشرفت در تکنولوژی، موجب کاهش تدریجی اندازه محصولات گردیده و بنابراین به حداقل رساندن توان مصرفی در این محصولات، مشکل جدی برای طراحان از جمله مهندسین تست شده است. مرتب سازی دوباره بردار تست برای به حداقل رساندن توان پویا در خلال تست مدارهای ترکیبی، یکی از اهداف تست با توان کم می باشد. در این مقاله به بیان روش های مختلف و الگوریتم های متفاوت و بررسی نتایج تجربی آنها در شناسایی بهترین بردار تست پرداخته و مرتب سازی بردارهای تست به منظور حداقل رساندن فعالیت های سوئیچینگ در خلال تست انجام می پذیرد. به صورت تجربی الگوریتم پیشنهادی بین 20% تا 50% کاهش را در فعالیت سوئیچینگ مدارات ترکیبی خواهند داشت که موجب بهبود میزان توان مصرفی خواهد گردید.
Keywords:
توان مصرفی استاتیک و دینامیک , فعالیت سولیچینگ , مرتب سازی دوباره بردار تست , تستینگ , stuck-at-fault
Authors
امین امامی
دانشکده مهندسی برق- دانشگاه آزاد اسلامی واحد نجف آباد
شادی مودنی
دانشکده مهندسی کامپیوتر و فناوری اطلاعات- دانشگاه صنعتی امیرکبیر ( پل
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :