سارا ارشادی نسب - دانشگاه صنعتی امیرکبیر

دراین مقاله معماری و طراحی یک ریزپردازنده ویژه برای الگوریتم رمز AES ارائه شده است این ریزپردازنده دارای 22 دستور ماشین بوده و برای کاربردهایی که مساحت تراشه ان محدودیت دارد در نظر گرفته شده است برنامه اسمبلی AES برای این پردازنده دارای تعداد دستور بسیار کم 285 می باشد طراحی به زبان VHDL انجام گردیده و برروی یک FPGA از خانواده xilinx spartan3 سنتز و پیاده شده است ماکزیمم فرکانس کار این پردازنده 100 مگاهرتز می باشد دراین فرکانس کار نرخ خروجی داده این پردازنده برابر 200.5 کیلوبیت بر ثانیه می باشد.

ریزپردازنده ، معماری ، VHDL,FPGA ,AES