Binary implementation of parallel ternary full adder and subtractor
عنوان مقاله: Binary implementation of parallel ternary full adder and subtractor
شناسه ملی مقاله: ISCEE13_348
منتشر شده در سیزهمین کنفرانس دانشجویی مهندسی برق ایران در سال 1389
شناسه ملی مقاله: ISCEE13_348
منتشر شده در سیزهمین کنفرانس دانشجویی مهندسی برق ایران در سال 1389
مشخصات نویسندگان مقاله:
amir safaei - research institute of petroleum industry tehran
خلاصه مقاله:
amir safaei - research institute of petroleum industry tehran
In this paper a binary design for ternary base 3 adder and subtractor which are the main part of ternary ALU's in optical and quantum computers is presented. The cost functions of computation in different radices are calculated and the optimum radix is selected for design.
کلمات کلیدی: base , FPGA,qudit,radix,trit , verilog
صفحه اختصاصی مقاله و دریافت فایل کامل: https://civilica.com/doc/99334/