A CMOS Clock and Data Recovery Circuit for 1.25 Gb/s NRZ Data
Publish place: 13th Iranian Conference on Electric Engineering
Publish Year: 1384
نوع سند: مقاله کنفرانسی
زبان: English
View: 2,625
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE13_015
تاریخ نمایه سازی: 27 آبان 1386
Abstract:
This paper describes the PLL based clock and data recovery circuit at 1.25 Gb/s. It consists of two loops to obtain low output jitter and increasing the acquisition range of the PLL. In this paper a half rate phase detector is presented and for reducing jitter generation in CDR circuit a novel voltage controlled oscillator is also introduced that works at half the data rate. The power dissipation is 25.5 mw from 3.3V supply and the circuit area is 0.24 mm2. The circuit exhibits an rms jitter of 10.7 ps and peak to peak jitter 30 ps in recovered clock.
Keywords:
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :