طراحی تقویت کننده عملیاتی دوطبقه دارای بهره بالا و مصرف توان پایین و تکنیک جبرانسازی میلر بافر جریان
Publish place: Conference on the Development of Advanced Research in Electrical and Computer Engineering
Publish Year: 1395
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 508
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ECCIRD01_028
تاریخ نمایه سازی: 6 اردیبهشت 1396
Abstract:
در این مقاله دو تقویت کننده عملیاتی دوطبقه کلاسیک در فناوری μm CMOS0.35 با استراتژی بافر جریان طراحی شده است. تقویت کننده عملیاتی اول از نوع توان پایین با بهره حلقه باز 78dB، پهنای باند بهره واحد بهبود یافته 5.82MHz و حاشیه فاز ˚63.9 طراحی شده است. این مدار با ولتاژ 3.3V عملیاتی شده است و ولتاژ آفست آن 61.5μV و توان مصرفی آن 144.3μW است. نرخ چرخش صعود و نزول به ترتیب v/µs 7.11 و v/µs 5.58 و ضریب شایستگی سیگنال کوچک و سیگنال بزرگ به ترتیب برابر با 201 و 219 است که بهبود در پارامتر الکتریکی نرخ چرخش، پهنای باند بهره واحد و آفست و ضریب شایستگی را نسبت به سایر کارها نتیجه می دهد. در مدار دوم، پیشنهاد مدار جبران سازی میلر بافر جریان (CBMC) باعث بهبود در پاسخ زمانی تقویت کننده شده است. زمان نشست 120ns است. مصرف توان مدار جبران میلر بافر جریان 104µw، پهنای باند بهره واحد 6.70MHz و حاشیه فاز˚57 است.
Keywords:
تقویت کننده عملیاتی CMOS , جبرانسازی میلر بافر جریان , توان پایین , حاشیه فاز , پهنای باند بهره واحد , ضریب شایساگی
Authors
سارا محمدیان
دانشکده مهندسی برق، واحد نجف آباد، دانشگاه آزاد اسلامی، نجف آباد، ایران
سیدمحمدعلی زنجانی
دانشکده مهندسی برق، واحد نجف آباد، دانشگاه آزاد اسلامی، نجف آباد، ایران
مهدی دولتشاهی
دانشکده مهندسی برق، واحد نجف آباد، دانشگاه آزاد اسلامی، نجف آباد، ایران
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :