ارایه طرح دیجیتالی و معماری سخت افزاری برای پردازشگر سیگنال رادارHigh PRF بر مبنای تراشهFPGA
Publish place: The 3rd National Conference of New achievements in Electrical, Computer and Industrial Engineering
Publish Year: 1396
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 522
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NCAEC03_004
تاریخ نمایه سازی: 7 اسفند 1396
Abstract:
امروزه طراحی و بکارگیری رادارهای با فرکانس تکرار پالس بالا4 به دلیل مزایایی که در ارسال توان متوسط بالا و مقابله با کلاترهای گسترده و جمینگ دارند[1]، بسیار مرسوم است اما همواره طراحی و پیاده سازی دیجیتالی پردازشگرهایی که بتوانند محدوده دینامیکی بالای سیگنال ورودی اینگونه رادارها را پوشش دهند، با چالشهایی همراه بوده است. در این مقاله روشی برای طراحی دیجیتالی و تعیین معماری سخت افزاری پردازشگر سیگنال رادار HPRF نوعی ارایه می گردد، این روش مبتنی بر استفاده از نرم افزار ارایه شده توسط شرکت زایلینکس5 به نام XSG می باشد که امکان طراحی و توسعه ساده تر پردازشگرهای دیجیتال مبتنی بر تراشه FPGA را در محیط نرم افزار سیمولینک متلب فراهم آورده است[2]. نتایج شبیه سازی سخت افزاری و مقایسه خروجی های آن با پردازشگر آنالوگ رادار نوعی، بیانگر طراحی مناسب این پردازشگر برای یک رادار HPRF می باشد.
Keywords:
رادار با فرکانس تکرار پالس بالا , کلاتر , تراشه FPGA , پردازش پالس داپلر , نرم افزار سیستم ژنراتورXSG
Authors
محمدجواد فیروزی
دانشجوی کارشناسی ارشد، دانشگاه علوم و فنون هوایی شهید ستاری
حمیدرضا دلیلی اسکویی
استادیار، دانشکده تحصیلات تکمیلی، دانشگاه علوم و فنون هوایی شهید ستاری
رضا فاطمی مفرد
استادیار، دانشکده مهندسی برق، دانشگاه صنعتی مالک اشتر