طراحی حافظه STT-RAM با حاشیه سنجش بالا در زمان خواندن با استفاده از ترانزیستور FinFET
Publish place: چهارمین کنفرانس ملی مهندسی برق ایران
Publish Year: 1396
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 851
This Paper With 7 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NEEC04_069
تاریخ نمایه سازی: 11 شهریور 1397
Abstract:
با کوچک شدن فناوری ساخت افزاره ها، حاشیه سنجش و قابلیت اطمینان خواندن به دلیل افزایش تغییرات فرآیند ساخت و کاهش جریان بحرانی سوییچینگ MTJ ، به یک چالش طراحی برای حافظه های STT-RAM تبدیلشده است. در این مقاله مدار سنجشی برای حافظه های STT-RAM پیشنهاد شده است که قابلیت کارکرد در فناوری FinFET را با حفظ قابلیت اطمینان داشته باشد. ساختار پیشنهادی توسط نرم افزار HSPICE شبیه سازی شده است. این مدار پیشنهادی دارای حاشیه سنجش 395 میلی ولت و جریان سنجش 8 / 14 میکرو آمپر است. علاوه بر این، برای عملیات خواندن به حداکثر 1 نانو ثانیه زمان نیاز دارد و در عملیات خواندن هر بیت، حداکثر 5 / 33 فمتوژول انرژی مصرف می کند.
Keywords:
Authors
محمد ملکیان
دانشکده مهندسی برق، واحد نجف آباد، دانشگاه آزاد اسلامی، نجف آباد، ایران
ابراهیم برزآبادی
دانشکده مهندسی برق، واحد نجف آباد، دانشگاه آزاد اسلامی، نجف آباد، ایران
هومان فرخانی
دانشکده مهندسی برق، واحد نجف آباد، دانشگاه آزاد اسلامی، نجف آباد، ایران