طراحی یک نمونه بردار و نگهدار CMOS با خطای نگه داری کم و توان مصرفی پایین
Publish place: 2nd National Electrical Engineering
Publish Year: 1388
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 2,346
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NEEC02_046
تاریخ نمایه سازی: 7 بهمن 1388
Abstract:
در این مقاله یک مدار نمونه بردار و نگه دار S/H با مصرف توان کم و خطای نگه داری بسیار پایین ارائه می شود. ساختار این مدار نمونه بردار و نگه دار، ساختار شبه تفاضلی است که در تکنولوژی CMOS 0.18μm پیاده سازی می شود. هم چنین در این مدار از سوئیچ های بوث استرپ به منظور قابلیت کار در ولتاژهای پایین استفاده شده است. به علاوه استفاده از سوئیچ های بوت استرپ باعث می شود که خطای نمونه برداری و نگه داری و هم چنین خطاهای درون خور ساعت و گام نگه داری به میزان چشم گیری کاهش یابد. در این مدار با استفاده از آپ امپ تک خروجی به کار رفته که با ولتاژ تغذیه 1.5V کار می کند، توان مصرفی تا حد زیادی نسبت به طرحهای مشابه کاهش یافته است. از دیگر ویژگی های مدار پیشنهادی می توان به پهنای باند بالای نمونه برداری و درصد اعوجاج هارمونیکی پایین اشاره نمود.
Keywords:
Authors
مهدی دولتشاهی
گروه برق- دانشگاه آزاد اسلامی واحد نجف آباد
محمد مشایخی
گروه برق- دانشگاه آزاد اسلامی واحد نجف آباد
محمد روان مهر
گروه برق- دانشگاه آزاد اسلامی واحد نجف آباد
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :