مدار دینامیکی جدید برای طراحی مقایسه کننده نشانه توان پایین
Publish place: Tabriz Journal of Electrical Engineering، Vol: 49، Issue: 1
Publish Year: 1398
نوع سند: مقاله ژورنالی
زبان: Persian
View: 358
This Paper With 11 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
JR_TJEE-49-1_001
تاریخ نمایه سازی: 17 تیر 1398
Abstract:
در این مقاله یک مدار دینامیکی جدید برای کاهش توان مصرفی مقایسه کننده های نشانه پیشنهاد می شود. برای کاهش توان مصرفی در مدار دینامیکی پیشنهادی از ترانزیستورهای NMOS برای پیش بار گره دینامیکی استفاده شده است. بدین طریق دامنه تغییرات ولتاژ گره دینامیکی کم شده و توان مصرفی کاهش می یابد. شبیه سازی گیت های OR عریض و مقایسه کننده های نشانه 40 بیتی با استفاده از نرم افزار HSPICE در فناوری 90 نانومتر CMOS انجام شده است. نتایج شبیه سازی گیت های OR 32 بیتی در تاخیر یکسان، 42% کاهش توان و 1.68 برابر بهبود مصونیت در برابر نویز را نسبت به مدار دینامیکی متداول نشان می دهند. همچنین نتایج شبیه سازی بیانگر 52% و 16% کاهش به ترتیب در توان مصرفی و تاخیر مقایسه کننده نشانه پیشنهادی نسبت به نوع متداول آن تحت مصونیت در برابر نویز یکسان است.
Keywords:
Authors
محمد آسیایی
دانشکده فنی و مهندسی - دانشگاه دامغان
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :