واکاوی فیزیک پدیده «مه گرفتگی» (Latch-up) در ساختارهای مجتمع CMOS نانومتری: تحلیل مکانیزم های بازخورد مثبت در پارازیت های تریستوری بستر

واکاوی فیزیک پدیده «مه گرفتگی» (Latch-up) در ساختارهای مجتمع CMOS نانومتری: تحلیل مکانیزم های بازخورد مثبت در پارازیت های تریستوری بستر

در دنیای طراحی مدارهای مجتمع (IC Design)، سوگند وفاداری ما به تکنولوژی CMOS به دلیل توان مصرفی استاتیک نزدیک به صفر آن است. اما در سایه این ساختار به ظاهر ایده آل، یک دشمن فیزیکی دیرینه و بسیار خطرناک به نام «مه گرفتگی» یا Latch-up کمین کرده است. این پدیده نه یک خطای نرم افزاری، بلکه یک «اتصال کوتاه فیزیکی» غیرقابل کنترل است که می تواند در کسری از میکروثانیه، تراشه را به مرز ذوب شدن برساند.
اهمیت علمی و جذابیت این چالش در آنجاست که مه گرفتگی محصول جانبی ناخواسته اما اجتناب ناپذیر چیدمان ترانزیستورها در کنار یکدیگر است. در واقع، ما با قرار دادن ترانزیستورهای نوع N و P در یک بستر مشترک، به طور ناخواسته مجموعه ای از ترانزیستورهای دوقطبی (BJT) پارازیتی ایجاد می کنیم که تحت شرایط خاص، یک «کلید خودکار» یا تریستور مخرب را تشکیل می دهند. با کوچک تر شدن گره های تکنولوژی (مثلا از ۷ نانومتر به پایین)، فواصل بین این عناصر پارازیتی کمتر شده و احتمال فعال شدن این چرخه مرگبار به شدت افزایش یافته است.

در این یادداشت فنی، تحلیل بر پایه مفروضات توصیفی زیر استوار است:
ساختار بستر: یک فرآیند استاندارد با بستر نوع P و چاه N (N₍Wₑₗₗ₎) در نظر گرفته می شود.
عناصر پارازیتی: فرض بر وجود یک ترانزیستور دوقطبی PNP پارازیتی (شامل سورس P+، چاه N و بستر P) و یک ترانزیستور دوقطبی NPN پارازیتی (شامل سورس N+، بستر P و چاه N) است.
شرایط تحریک: تحلیل بر اساس وقوع یک استرس ولتاژ گذرا (مانند نویز روی خطوط تغذیه یا پدیده ESD) انجام می شود که پتانسیل گره ها را از محدوده عملیاتی ایمن خارج می کند.
تمرکز تحلیلی: تمرکز بر «بازخورد مثبت جریانی» در شبکه مقاومتی بستر و چاه است.
۴. تحلیل فنی عمیق
فرآیند شکل گیری مه گرفتگی را می توان به عنوان یک «واکنش زنجیره ای الکترونیکی» در چهار گام حیاتی تشریح کرد:
الف) تشکیل ساختار PNPN پارازیتی:
هنگامی که یک MOSFET نوع P در کنار یک MOSFET نوع N قرار می گیرد، لایه های نیمه هادی به گونه ای چیده می شوند که ناخواسته یک ساختار چهارلایه (مانند تریستور) ایجاد می کنند. این ساختار در حالت عادی خاموش است، زیرا پیوندهای بیس-امیتر ترانزیستورهای دوقطبی پارازیتی توسط پتانسیل های تغذیه(V₍DD₎وV₍SS₎) در حالت معکوس یا قطع نگه داشته شده اند.
ب) مکانیسم تزریق اولیه بار:
اگر به هر دلیلی (مثلا نویز شدید فرکانس بالا روی خط تغذیه)، پتانسیل یکی از گره های خروجی یا ورودی از ولتاژ تغذیه فراتر رود، پیوند بیس-امیتر یکی از ترانزیستورهای پارازیتی (مثلا PNP) به طور لحظه ای در بایاس مستقیم قرار می گیرد. این اتفاق باعث تزریق حفره ها به داخل چاه N می شود.
ج) فعال سازی بازخورد مثبت (Regenerative Feedback):
جریان تزریق شده در مرحله قبل، باید از طریق مقاومت های داخلی بستر و چاه به سمت زمین یا منبع تغذیه حرکت کند. عبور این جریان از «مقاومت بستر»، باعث ایجاد یک افت ولتاژ موضعی می شود. اگر این افت ولتاژ به حدود ۰.۷ ولت برسد، ترانزیستور پارازیتی دوم (NPN) را روشن می کند. حالا ترانزیستور دوم جریانی را از بیس ترانزیستور اول می کشد که باعث روشن تر شدن آن می شود. این یک چرخه بازخورد مثبت کلاسیک است: جریان اولی، جریان دوم را تحریک می کند و جریان دوم، جریان اول را به شدت تقویت می کند.
د) حالت اشباع و قفل شدگی:
در این مرحله، مقاومت مسیر بین تغذیه و زمین به شدت سقوط کرده و جریانی عظیم (هزاران برابر جریان عادی) شروع به عبور از بستر می کند. در این حالت، گیت های منطقی دیگر به فرمان های ورودی پاسخ نمی دهند و اصطلاحا تراشه «قفل» (Latch) می شود. تنها راه توقف این فرآیند، قطع کامل منبع تغذیه است، اما در اکثر موارد قبل از قطع تغذیه، گرمای حاصل از توان تلفاتی بالا، اتصالات آلومینیومی یا سیلیکون را ذوب کرده است.

مهندسان برای مهار این پدیده از چندین استراتژی استفاده می کنند که هر کدام هزینه های مهندسی خاص خود را دارند:
حلقه های محافظ (Guard Rings): ایجاد نواحی با غلظت بالای ناخالصی (P+ و N+) برای جمع آوری حامل های اقلیت تزریق شده قبل از اینکه بتوانند بیس ترانزیستورهای پارازیتی را تحریک کنند.
نقد: این روش بسیار موثر است اما فضای قابل توجهی از سطح تراشه (Area) را اشغال می کند که در گره های پیشرفته بسیار گران تمام می شود.
کاهش مقاومت بستر (Epitaxial Wafers): استفاده از لایه های کم مقاومت در عمق بستر برای جلوگیری از تجمع افت ولتاژ.
نقد: این کار به شدت آستانه تحریک مه گرفتگی را بالا می برد، اما هزینه ساخت ویفر را افزایش داده و کنترل نفوذ ناخالصی ها را دشوارتر می کند.
ایزولاسیون عمیق (Deep Trench Isolation): ایجاد خندق هایی از جنس اکسید بین ترانزیستورهای N و P برای قطع فیزیکی مسیر جریان پارازیتی.
نقد: این روش قطعی ترین راه حل است و در تکنولوژی های SOI (سیلیکون روی عایق) استفاده می شود، اما فرآیند ساخت را به شدت پیچیده و گران می کند.

مه گرفتگی یک محدودیت فیزیکی بنیادین است که نشان می دهد پایداری یک سیستم الکترونیکی تنها به منطق دیجیتال آن بستگی ندارد، بلکه به هندسه و فیزیک بستر نیز وابسته است. با حرکت به سمت ولتاژهای تغذیه پایین تر، خطر مه گرفتگی به دلیل کاهش ولتاژهای آستانه جدی تر می شود. استنتاج مهندسی ما این است که در طراحی مدارهای مجتمع مدرن، «طراحی برای قابلیت اطمینان» (DfR) دیگر یک گزینه نیست، بلکه بخشی جدایی ناپذیر از قوانین طراحی (Design Rules) است که باید توازنی دقیق بین چگالی ترانزیستورها و امنیت الکتروترمال بستر برقرار کند.
با ظهور ترانزیستورهای سه بعدی مانند FinFET و GAA (Gate-All-Around)، که در آن ها مسیرهای جریانی بسیار باریک و در محاصره اکسید هستند، آیا مکانیزم های کلاسیک مه گرفتگی به طور کامل حذف خواهند شد، یا اینکه پدیده های جدیدی مانند «تزریق بارهای داغ» در ابعاد آنگستروم، بازخوردهای حرارتی-الکتریکی پیچیده تری را ایجاد خواهند کرد؟