کاهش توان مصرفی و تاثیر دما بر مدارSTSCLدر تکنولوژی 65 نانومتر
Publish place: The first conference on new approaches in computer engineering and information technology
Publish Year: 1390
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 1,020
This Paper With 5 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ROUDSARIT01_160
تاریخ نمایه سازی: 19 مرداد 1390
Abstract:
در مدارات امروزی مشکلی که وضوح به چشم می خورد تلفیق مدارات آنالوگ و دیجیتال و به دنبال آن نویز سوئیچینگ در اثر القای جریان کشیده شده از منبع مدار دیجیتال و سابستریت مشترک بین آنها پدید می آید از خصیصه این مدار مقاوم بودن در مقابل نویز است در این مقاله به اندازه گیری توان در دماهای مختلف پرداخته شدمشاهده شد با افزایش دما توان استاتیک اندکی افزایش دما مدار سریعتر خواهد بود و آنچه این مدار را نسبت به CMOS بارزتر می کند مستقل بودن توانهای مصرفی از منبع و سریعتر بودن آن است نتایج نشان میدهد میت وان با بکارگیری STSCL در طراحی فلیپ فلاپها افق جدیدی در طراحی مداراتی نظیر FPGA ایجاد نمود.
Keywords:
Authors
محمد بیگلریان
دانشگاه آزاد اسلامی - قزوین
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :