پیاده سازی و بهینه سازی سخت افزاری بلوک ره گیر در گیرنده های GPS باند پایه مبتنی بر FPGA و آزمون تحمل خرابی آن
Publish place: Marine Science and Technology Journal، Vol: 24، Issue: 94
Publish Year: 1399
نوع سند: مقاله ژورنالی
زبان: Persian
View: 261
This Paper With 13 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
JR_MSTJ-24-94_001
تاریخ نمایه سازی: 18 خرداد 1400
Abstract:
در گیرنده های GPS، با توجه به ساختار سیگنال ارسالی و تاثیر گذاری عوامل فیزیکی بر روی آن که باعث کاهش شدید توان سیگنال دریافتی می گردد، از بلوک های مختلفی برای استخراج و بازیابی داده های ماهواره، استفاده می شود. دو بلوک ابتدایی به ترتیب بلوک ردگیری و بلوک ره گیری نام دارند. بلوک ردگیری به منظور تخمین زدن ساده فرکانس داپلر و فاز کد عمل می کند و بلوک ره گیری عمل دنبال کردن سیگنال ماهواره برای استخراج داده های ناوبری را انجام می دهد. قفل ماندن حلقه های PLL و DLL این بلوک بر روی سیگنال دریافتی در شرایط سختی همچون سیگنال ضعیف، حرکت شتابدار و ... امر مهمی است. از این رو، در حالت هایی که حلقه ها باز می شوند و فرکانس داپلر و فاز کد سیگنال دریافتی را گم می کنند، بسته به قابلیت ها و امکانات تعبیه شده در این بلوک، مدت زمان بسته شدن دوباره این حلقه ها، یکی از امتیازات ویژه برای این بلوک به حساب می آید. در این مقاله، به پیاده سازی بهینه شده سخت افزاری بلوک ره گیری مبتنی بر FPGA پرداخته شده و به صورت عملی و با پیاده سازی سخت افزاری، سرعت بسته شدن حلقه های موجود در این بلوک و دنبال کردن سیگنال را ارزیابی می نماییم.
Keywords:
Authors
سید محمدرضا موسوی میرکلائی
استاد دانشکده مهندسی برق، دانشگاه علم و صنعت ایران
علی رضا رمضانی
دانشجوی کارشناسی ارشد، دانشکده مهندسی برق، دانشگاه علم و صنعت ایران
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :