طراحی و شبیه سازی یک مدار نمونه بردار و نگه دار جدید با دقت ۱۲ بیت و نرخ نمونه برداری یک GS/s با استفاده از تکنیک نمونه برداری دوگانه
Publish Year: 1397
نوع سند: مقاله ژورنالی
زبان: Persian
View: 232
This Paper With 8 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
JR_JIPET-9-34_001
تاریخ نمایه سازی: 2 شهریور 1400
Abstract:
در این مقاله، یک مدار جدید نمونه بردار و نگه دار Sample and Hold (S&H) با دقت ۱۲-bit و نرخ نمونه برداری ۱ GS/s با استفاده از تکنیک نمونه برداری دوگانه پیشنهاد شده است. تکنیک نمونه برداری دوگانه این امکان را فراهم آورده است که مدار همیشه در فاز نگه داری عمل نماید که خود منجر به افزایش سرعت کل سیستم در مبدل های داده می شود. به منظور کاهش خطاهای ناشی از غیرخطی بودن سوئیچ های ورودی، از سوئیچ های انتقال Transmission Gate (TG) استفاده شده است چرا که مقاومت خطی تری نسبت سوئیچ MOS دارند. مدار S&H پیشنهادی در نرم افزار HSPICE و با فناوری های ۱۸۰nm CMOS و ۴۵nm CMOS شبیه سازی شده است. شبیه سازی مدار در هر دو فناوری با ولتاژ تغذیه ۱.۸V انجام شده است و به ترتیب دارای ۸mW و ۳۰۰µW توان مصرفی هستند. از دیگر نتایج شبیه سازی می توان به مقدار ۱۲-bit دقت در هر دو فناوری اشاره نمود که در فناوری ۱۸۰nm برای فرکانس ورودی ۵۰.۲۹MHz و در فناوری ۴۵nm برای فرکانس ورودی ۴۳.۴۵MHz بدست آمده است، درحالی که فرکانس نمونه برداری در هر دو فناوری برابر با ۱GHz می باشد.
Keywords:
Authors
نجمه چمن پیرا
دانشجوی کارشناسی ارشد- دانشکده مهندسی برق، واحد نجف آباد، دانشگاه آزاد اسلامی، نجف آباد، ایران
سید محمد علی زنجانی
دانشکده مهندسی برق، واحد نجف آباد، دانشگاه آزاد اسلامی، نجف آباد، ایران
مهدی دولتشاهی
استادیار - دانشکده مهندسی برق، واحد نجف آباد، دانشگاه آزاد اسلامی، نجف آباد، ایران
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :