طراحی مدار دیجیتال فوق کم توان برای دریافت و کدگشایی سیگنال فعالسازی گره های بیسیم در فناوری اینترنت اشیا
Publish place: Journal of Iranian Association of Electrical and Electronics Engineers، Vol: 20، Issue: 1
Publish Year: 1401
نوع سند: مقاله ژورنالی
زبان: Persian
View: 189
This Paper With 10 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
JR_JIAE-20-1_005
تاریخ نمایه سازی: 15 دی 1401
Abstract:
در این مقاله ساختاری جدید از آدرس دیکودرها (Address Decoder) بر مبنای فلیپ فلاپ (Flip Flop) برای بخش بیدارکننده سخت افزارهای بیسیم که با جذب انرژی محیط روشن نگاه داشته می شوند، ساختار پیشنهادشده برای آدرس دیکودر دیجیتال فوق کم توان در مقایسه با ساختار آدرس دیکودر دیجیتال متداول بسیار کم توان بوده و در سیستم هایی با طول آدرس بلندتر و نرخ داده بالاتر به همان میزان توان مصرفی پایین خواهد داشت. به منظور کاهش توان مصرفی، در ساختار پیشنهادی از مدار دیجیتال با ساختار ترتیبی و مدار های مقایسه گر و فعال گر و طراحی حالت خواب برای فلیپ فلاپ ها استفاده شده است و میزان تاخیر فعال شدن فلیپ فلاپ ها جهت محاسبه تاخیر در پاسخ دهی مدار بر اساس میزان توان ایستا ناشی از روشن بودن ماسفت ها بررسی می شود. شبیه سازی ساختارهای پیشنهادی بر اساس فناوری nm CMOS ۳۲ با ابزار شبیه سازی Hspice نشان می دهد که در ساختارهایی با طول آدرس ۶۴ بیت و نرخ داده ورودی ۱۰۰ کیلوبیت بر ثانیه در مقایسه با ساختار متداول بیش از ۹۰% کاهش توان مصرفی خواهیم داشت. همچنین مقایسه نتایج باکارهای مشابه و اضافه کردن بخش گیرنده ی مخابراتی از کارهای مشابه کاهش ۵۰% از توان مصرفی سیستم بیدارکننده را گزارش می دهد.
Keywords:
Authors
یوسف مافی
University of Tehran
سیدعلی حسینی
Imam Khomeini International University
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :