طراحی و بهینه سازی تقسیم کننده مد جریان دیجیتال CMOS
Publish place: 2nd Conference on Innovation in Electrical Engineering
Publish Year: 1392
Type: Conference paper
Language: Persian
View: 1,172
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- I'm the author of the paper
این Paper در بخشهای موضوعی زیر دسته بندی شده است:
Export:
Document National Code:
NCNIEE02_278
Index date: 18 February 2014
طراحی و بهینه سازی تقسیم کننده مد جریان دیجیتال CMOS abstract
هدف اصلی این مقاله طراحی جدیدی از مدار – D-Latch Current Mode Logic و مدار تقسیم کننده مد جریان دو ورودی می باشد، که جهت بهینه سازی ابعاد ترانزیستور در مدارات D-Latch و تقسیم کننده مد جریان از الگوریتم ژنتیک استفاده می شود. این روش مبتی بر نتایجتاخیر مدار Current Mode Logic D-Latch است که با بدست آوردن تاخیر مدار و محاسبات آن توسط الگوریتم ژنتیک در MATLAB نسبت بهمحاسبه ابعاد بهینه ترانزیستور W/L انجام می شود سپس مقدار بهینه ابعاد را نرم افزار HSPICE اعمال و شبیه سازی مداری انجام می شود. در نهایت توان و تاخیر مدار محاسبه می گردد. تکنولوژی به کار رفته در انجام شبیه سازی m μ CMOS 0.18 می باشد. همانگونه که در مقاله بحث گردیده است نتایج شبیه سازیها دقت عملکرد الگوریتم پیشنهادی را تصدیق می کنند
طراحی و بهینه سازی تقسیم کننده مد جریان دیجیتال CMOS Keywords:
طراحی و بهینه سازی تقسیم کننده مد جریان دیجیتال CMOS authors
یحیی مشایی نژاد
دانشکده کامپیوتر، انشگاه آزاد اسلامی واحد نجف آباد ، اصفهان، ایران،
مهدی دولتشاهی
استادیاردانشگاه آزاد اسلامی واحد نجف آباداصفهان
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :