بهبود عملکرد Differential CMOS Logic توسط کاهش مقاومت مسیر شارژ خروجی
Publish Year: 1394
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 708
This Paper With 5 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEEE07_242
تاریخ نمایه سازی: 19 اردیبهشت 1395
Abstract:
این مقاله یک ساختار بهبودیافته برای Differential Static CMOS Logic (DSCL) با استفاده از جاسازی دو ترانزیستور در مدار تفاضلی مطرح می کند. ساختار مدار پیشنهادی بر اساس DSCL مطرح شده و عملکرد مدار بهبود یافته است. این بهبودها شامل Delay, Power, Power-delay-product (PDP) ،جریان خروجی گذرا، ثابت زمانی مدار و تقارن خروجی ها می باشد. عوامل نامطلوب در Differential CMOS Logic را بررسی و اصلاح شده است. مدارات در HSPICE و در فناوری 180 نانومتر و ولتاژ تغذیه 1.8 ولت شبیه سازی شده اند. مدار پیشنهادی نسبت به DSCL در PDP حدود 24 درصد بهبود یافته است.
Keywords:
Embedded Differential Static CMOS Logic
Authors
مجید اسلامی فارسانی
گروه برق الکترونیک - دانشگاه شهرکرد شهرکرد، ایران
نوشین قادری
گروه برق الکترونیک - دانشگاه شهرکرد شهرکرد، ایران
امین امانی بنی
گروه برق الکترونیک - دانشگاه شهرکرد شهرکرد، ایران
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :