طراحی و شبیه سازی جدید برای خانواده CMOS های دینامیک و دومینو
Publish place: The first national conference on new approaches in electrical and computer engineering
Publish Year: 1395
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 663
This Paper With 7 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NAECE01_017
تاریخ نمایه سازی: 26 شهریور 1395
Abstract:
در این تحقیق یک تکنیک جدید برای کاهش توان مصرفی مدارهای منطقی دومینو ارائه شد.در مدار پیشنهادی یک بافر استفاده گردید که موجب کاهش توان در مقایسه با منطق دومینو معمولی شد. سپس یک جمع کننده با استفاده از این منطق پیشنهادی طراحی گردید که نتایج حاصل از آن حاکی از توان مصرفی پایین وتأخیر کمتری نسبت به مدارهای جمع کننده قبلی دارد. در شبیه سازی انجام شده از نرم افزار HSpice و تکنولوژی18 /0 میکرومتر استفاده گردید.
Keywords:
Authors
مریم امیری
دانشگاه آزاد اسلامی واحد فسا، گروه مهندسی برق
سجاد مشفع
دانشگاه آزاد واحد ارسنجان
کیهانه امیری
آموزش پرورش استان
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :