بررسی طرح های تحمل پذیر عیب در آی سی های حافظه
Publish place: The Second National Conference on Computer Electrical Engineering and Information Technology
Publish Year: 1387
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 2,287
This Paper With 5 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
CEIC02_055
تاریخ نمایه سازی: 4 آذر 1387
Abstract:
پیشرفت های چند سال اخیر در تکنولوژی حافظه های نیمه هادی به سوی چگالی بیشتر و تراشه های با کارایی بالاتر موجب پیدایش رقابت های جدیدی در حوزه ی قابلیت اطمینان برای طراحان سیستم های حافظه شده است. در تراشه های جدید طراحان سیستم حافظه توجه خاصی نه تنها به نوع خطا ها بلکه به حداقل رساندن آسیب پذیری سیستم در برابر عیوب قابلیت اطمینان می باشند. در این مقاله تعدادی از روش های طراحی برای کم کردن اثر خرابی های تراشه جهت بالا بردن قابلیت اطمینان و بازدهی ارائه شده است. تکنیک های تحمل پذیر عیب توضیح داده شده با بسیاری از طرح های حافظه موجود سازگار می باشند. مقاله تکنیک های مزبور را از نقطه نظر مساحت، قابلیت بازدهی و قابلیت اطمینان و بررسی می کند.
Keywords:
Authors
فرزانه پاکزاد
دانشجوی کارشناسی ارشد معماری کامپیوتر دانشگاه آزاد اسلامی واحد اراک
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :