تحلیل تحلیلی پدیده «تزریق بار» (Charge Injection) در سوئیچ های MOSFET مدارهای کلیدزنی خازنی و اثرات غیرخطی آن بر دقت مبدل های داده

تحلیل تحلیلی پدیده «تزریق بار» (Charge Injection) در سوئیچ های MOSFET مدارهای کلیدزنی خازنی و اثرات غیرخطی آن بر دقت مبدل های داده

1. 
   در طراحی مدارهای مجتمع آنالوگ مرتبه بالا، به ویژه در ساختارهای کلیدزنی خازنی (Switched-Capacitor) مانند فیلترهای دقیق و مبدل های آنالوگ به دیجیتال (ADC)، سوئیچ های MOSFET به عنوان عناصر ایده آل عمل نمی کنند. یکی از بحرانی ترین چالش های فنی، پدیده «تزریق بار» است که در لحظه خاموش شدن ترانزیستور رخ می دهد. باری که در کانال وارونگی (Inversion Layer) ترانزیستور سوئیچ انباشته شده است، پس از قطع ولتاژ گیت، به سمت پایانه های درین و سورس تخلیه می شود. این بار اضافی منجر به بروز خطای ولتاژ (Pedestal Error) در خازن نمونه بردار شده و به دلیل وابستگی مقدار بار به ولتاژ ورودی، باعث ایجاد اعوجاج هارمونیک غیرخطی و کاهش محدوده دینامیکی بدون اسپریوس (SFDR) سیستم می شود. اهمیت علمی این مسئله در محدود کردن رزولوشن نهایی مبدل های با دقت بالا به سطوح کمتر از ۱۲ بیت در غیاب تکنیک های جبران سازی نهفته است.
   
   برای تحلیل این پدیده، مفروضات زیر در نظر گرفته می شود:
   مدل ترانزیستور: استفاده از مدل مرتبه اول برای بار کانال
   شرایط مرزی: فرض بر این است که سوئیچ بین یک منبع ولتاژ با امپدانس کم (ورودی) و یک خازن ذخیره ساز (C_H) قرار دارد.
   سرعت نرخ لبه (Slew Rate): فرض بر این است که ولتاژ گیت با سرعت بسیار بالا (Fast Switching) سقوط می کند تا بدترین حالت توزیع بار بررسی شود.
   توزیع بار: بار کانال به دو بخش تقسیم می شود؛ سهمی که به سمت خازن نمونه بردار می رود با ضریب k (بین ۰ تا ۱) مشخص می گردد.

زمانی که ترانزیستور NMOS در ناحیه خطی (Triode) به عنوان سوئیچ عمل می کند، مجموع بار موجود در کانال از رابطه زیر پیروی می کند:

Q₍cₕ₎ = WLCₒₓ(V₍DD₎ − Vᵢₙ − V₍TH₎)
در لحظه خاموش شدن، بخشی از این بار (k ⋅ Q₍cₕ₎) به خازن نمونه بردار C₍H₎ تزریق می شود. تغییر ولتاژ ناشی از این بار بر روی خازن برابر است با:
ΔV = ((kWLCₒₓ(V₍DD₎ − Vᵢₙ − V₍TH₎)) / (C₍H₎))
تحلیل علی این رابطه نشان دهنده دو نوع خطا است:
الف) خطای آفست ثابت: اگر Vᵢₙ ثابت باشد، ΔV یک مقدار ثابت است که به عنوان DC offset عمل می کند.
ب) خطای بهره و غیرخطی: از آنجایی که ولتاژ آستانه (V₍TH₎) خود تابعی از ولتاژ سورس (به دلیل اثر بدنه یا Body Effect) است:

V₍TH₎ = V₍TH₀₎ + γ(√(∣2ϕ₍F₎ + V₍SB₎∣)− √(∣2ϕ₍F₎∣))
بنابراین، ΔV دارای مولفه هایی است که باVᵢₙو√(Vᵢₙ) متناسب هستند. این وابستگی غیرخطی باعث می شود که در هنگام بازسازی سیگنال، هارمونیک های مرتبه دوم و سوم به شدت تقویت شده و نسبت سیگنال به نویز و اعوجاج (SINAD) کاهش یابد. علاوه بر تزریق بار، تزریق جریان ناشی از تزویج خازنی گیت-درین (C₍GD₎) نیز از طریق خازن های همپوشانی (Overlap Capacitance) به این خطا اضافه می شود که مقدار آن به ابعاد هندسی ترانزیستور وابسته است.

برای مقابله با این پدیده، رویکردهای مختلفی وجود دارد:
استفاده از سوئیچ های مکمل (Transmission Gates): در این روش از موازی سازی NMOS و PMOS استفاده می شود. فرض بر این است که بار منفی NMOS بار مثبت PMOS را خنثی کند.
محدودیت: خنثی سازی کامل تنها در ولتاژهای خاصی رخ می دهد زیرا ابعاد و خازن های اکسید دو نوع ترانزیستور دقیقا یکسان نیستند و ولتاژهای آستانه متفاوتی دارند.
سوئیچ های دارای خازن خنثی ساز (Dummy Switch): یک ترانزیستور با درین و سورس اتصال کوتاه که با فاز مخالف گیت سوئیچ اصلی تحریک می شود.
محدودیت: کارایی این روش به تطبیق دقیق ابعاد (معمولا نصف عرض سوئیچ اصلی) وابسته است و در فرکانس های بالا به دلیل عدم تطبیق زمانی فازهای ساعت، کارایی آن کاهش می یابد.
تکنیک حذف پایین رونده (Bottom-Plate Sampling): استفاده از دو سوئیچ که با اختلاف زمانی بسیار اندک باز می شوند تا بار تزریقی به سمت زمین هدایت شود نه خازن سیگنال.
نقاط قوت: این روش موثرترین راهکار در مبدل های تراز اول است زیرا وابستگی خطا به مقدار ولتاژ ورودی را تقریبا حذف می کند.

تحلیل نشان می دهد که تزریق بار یک پدیده ذاتی در فرآیندهای ساخت CMOS است که با کوچک تر شدن ابعاد ترانزیستورها (Scaling) و کاهش ولتاژ تغذیه، چالش برانگیزتر می شود؛ زیرا نسبت بار تزریقی به کل بار ذخیره شده در خازن های کوچک افزایش می یابد. برای دستیابی به دقت های بالاتر از ۱۴ بیت، تکیه بر ابعاد فیزیکی ترانزیستور کافی نیست و استفاده از استراتژی های زمانی (مانند Bottom-Plate Sampling) به همراه تقویت کننده های تفاضلی برای حذف خطاهای مد مشترک الزامی است.

با توجه به پیچیدگی توزیع بار در رژیم های کلیدزنی فوق سریع (Sub-nanosecond)، مدل های شبه استاتیک فعلی کارایی خود را از دست می دهند. چگونه می توان مدل های تحلیل گذار غیرشبه استاتیک (Non-Quasi-Static) را برای پیش بینی دقیق توزیع بار k در گره های تکنولوژیکی زیر ۷ نانومتر توسعه داد تا اثر نویز حرارتی سوئیچ (kT/C) و تزریق بار به صورت همزمان بهینه سازی شوند؟