پیاده سازی عملی تحلیل تفاضلی توان روی سیستم رمزنگاری AES
Publish place: 07th Iranian Security Community Conference
Publish Year: 1389
Type: Conference paper
Language: Persian
View: 2,615
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- I'm the author of the paper
Export:
Document National Code:
ISCC07_040
Index date: 2 December 2010
پیاده سازی عملی تحلیل تفاضلی توان روی سیستم رمزنگاری AES abstract
با استفاده از تحلیل تفاضلی توانDPA)میتوان با اندازهگیری جریان تغذیهی یک دستگاه رمزنگاری، بخشی از کلید رمز یا تمام آن راکشف کرد. اگر شکل موج حاصله از جریان با آنچه که از مدل فرضی مصرف توان یک مدار به دست میآید شباهت داشته باشد، امنیت سیستم رمزنگاری به خطر میافتد. در سالهای اخیر، امنیت الگوریتم استاندارد رمزنگاری پیشرفتهAES)در مقابلDPAاهمیت قابل توجهی پیدا کرده است. با اینکهFPGA ها به طور فزایندهای در کاربردهای رمزنگاری رواج پیدا کردهاند پژوهشهای محدودی یافت میشود که آسیبپذیریAESرا در برابر چنین حملاتی ارزیابی میکند. هدف از این مقاله توصیف پیادهسازی عملی و موفقیتآمیز حمله و ارائهی مستنداتی است که نشان میدهدDPAتهدیدی جدی برای سیستم رمزنگاریAESغیرامن پیادهسازیشده رویFPGAهایمبتنی برSRAMاست.
پیاده سازی عملی تحلیل تفاضلی توان روی سیستم رمزنگاری AES Keywords:
حملات کانال جانبی , تحلیل تفاضلی توانDPA)الگوریتم استاندارد رمزنگاری پیشرفتهAES)حملهی همبستگی
پیاده سازی عملی تحلیل تفاضلی توان روی سیستم رمزنگاری AES authors
مهدی معصومی
دانشگاه صنعتی خواجه نصیرالدین طوسی، دانشکدهی دانشکدهی مهندسی برق و
مسعود معصومی
تهران، دانشگاه صنعتی خواجه نصیرالدین طوسی
محمود احمدیان
تهران، دانشگاه صنعتی خواجه نصیرالدین طوسی
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :