طراحی و پیاده سازی مدار مشخصه یاب پالس های فرکانس بالا با معماری بهبودیافته بر روی FPGA

برای پیاده سازی مدار مشخصه یاب پالس یا به عبارت دیگر شمارنده های فرکانس بالا از روشهای مبتنیبر تراشه های ASIC و یا مبتنی بر پردازنده ها استفاده می شود. هر کدام از این روش ها در قالب یکمعماری متفاوت پیاده سازی می شوند. روش و معماری مناسب با توجه به مزایا و معایب هر کدام از اینروش ها و معماری ها و همچنین نوع کاربرد شمارنده انتخاب می شود. در این مقاله، با استفاده از معماریکلاک های دارای اختلاف فاز، شمارنده ای با فرکانس ۲GHz (تفکیک پذیری زمانی ۵۰۰ps) بر رویتراشه ی ارزان قیمت XC۶SLX۹-۲FTG۲۵۶C از خانواده ی Spartan۶ پیاده سازی شده است. از آنجا کهمنابع سخت افزاری موجود در تراشه ی یادشده برای پیاده سازی این طرح کافی نیست و همچنینتاخیرهای ذاتی منابع سخت افزاری داخل تراشه در حد چند نانوثانیه است، دستیابی به دقت یادشدهاهمیت زیادی دارد و معماری استفاده شده نیز باید بهینه سازی شود. همچنین لازم است شمارنده هایی بافرکانس کلاک بالا، لرزش و کجی کم و بدون وابستگی به زمان های نگهداشت و تنظیم، طراحی وپیاده سازی شوند. به علاوه برای جبران کمبود منابع سخت افزاری مورد نیاز جهت پیاده سازی مسیربندیسیگنال های کلاک، از منابع سخت افزاری جایگزین استفاده شده است.

Keywords:

زمان سنجی دقیق , کلاک های دارای اختلاف فاز , مبدل زمان به دیجیتال بر مبنای FPGA , FPGA ارزان قیمت , معماری بهبودیافته