ارائه یک معماری جدید برای کاهش تاخیر در DRFM پهن باند و حذف فیلتر هیلبرت در مدولاتور همدوس داپلر
Publish Year: 1400
Type: Conference paper
Language: Persian
View: 356
This Paper With 8 Page And PDF Format Ready To Download
- Certificate
- I'm the author of the paper
Export:
Document National Code:
RADARC08_039
Index date: 28 December 2021
ارائه یک معماری جدید برای کاهش تاخیر در DRFM پهن باند و حذف فیلتر هیلبرت در مدولاتور همدوس داپلر abstract
یکی از مهم ترین پارامترها در بکارگیری تکنیک فریب برد علیه رادارها، میزان تاخیر بازتولید سیگنال در DRFM های پهن باند است. دراین مقاله پس از ارائه روش پیشنهادی بانک میکسر که منجر به فرکانس های IF و نرخ نمونه برداری یکسان برای همه کانالهای یک DRFM با پهنای باندلحظه ای ۵۰۰ مگا هرتز می شود، بلوگ دیاگرام سخت افزار پردازنده به همراه شماره قطعات ADC ، DAC و FPGA نیز ارائه شده است. نشان داده میشود که تاخیر سخت افزار پردازش سیگنال دیجیتال در این روش به ۶ / ۳۵ نانو ثانیه می رسد. به منظور مقایسه، تاخیر بازتولید سیگنال برای روش کانالبندی دیجیتال به روش بانک فیلتر چند فازه مبتنی بر DFT نیز مورد بررسی قرار گرفته و رابطه ای برای محاسبه آن ارائه شده است. مهم ترین پارامترهادر رسیدن به این تاخیر، انتخاب فرکانس IF و فرکانس نمونه برداری است. این انتخاب ها منجر به ارائه روشی برای حذف فیلتر هیلبرت در اعمال داپلر بهصورت همدوس شده که می تواند تاخیر متعامد سازی سیگنال برای مدولاتور همدوس داپلر را به یک کلاک کاهش دهد. نتایج شبیه سازی مدولاتور وسیگنال بازتولید شده نتایج بدست آمده از معماری ارائه شده را تایید می کند.
ارائه یک معماری جدید برای کاهش تاخیر در DRFM پهن باند و حذف فیلتر هیلبرت در مدولاتور همدوس داپلر Keywords:
ارائه یک معماری جدید برای کاهش تاخیر در DRFM پهن باند و حذف فیلتر هیلبرت در مدولاتور همدوس داپلر authors
محمد خوش باطن
دانشگاه صنعتی مالک اشتر
رضا فاطمی مفرد
دانشگاه صنعتی مالک اشتر