پیاده سازی بهینه رقم نقلی خروجی در مدار تمام جمع کننده یک بیتی مبتنی بر تکنیک GDI

در این مقاله طرح مدار یک تمام جمع کننده یک بیتی مبتنی بر تکنیک GDI ارائه شده است که دارای توان پایین ، سرعت بالا و حاصل ضرب توان-تاخیر (PDP) بسیار کمی می باشد. این مدار بر اساس منطق CMOS طراحی شده و دارای ۲۰ عدد ترانزیستور است. شبیه سازی های این مدار بر پایه تکنولوژی nm ۴۵، ولتاژ تغذیه v ۱، فرکانسMHz ۱۰۰ و با استفاده از نرم افزار Hspice انجام شده است. ایده جدیدی که در این مدار پیاده سازی شده در نحوه محاسبه و تولید رقم نقلی (Cout) است. در این مدار رقم حاصل جمع (Sum) به روش مرسوم محاسبه می شود، ولی رقم نقلی (Cout) با استفاده از یک تکنیک جدید و بر اساس رقم حاصل جمع (Sum) محاسبه و تولید می شود. در این مدار، مکانیزمی متشکل از گیت های منطقی مختلف وجود دارد که تشخیص می دهد رقم نقلی (Cout) چه مواقعی برابر با رقم حاصل جمع (Sum) و چه مواقعی برابر با معکوس آن ( ) باشد. به این ترتیب یک خروجی از روی خروجی دیگر محاسبه می شود. این تکنیک باعث کاهش توان مصرفی، کاهش تاخیر انتشار (افزایش سرعت) و در نتیجه کاهش حاصل ضرب توان-تاخیر (PDP) در مدار تمام جمع کننده یک بیتی شده است.

Keywords:

تاخیر انتشار , تکنیک GDI , تمام جمع کننده یک بیتی , حاصل ضرب توان-تاخیر , رقم نقلی خروجی.