بکارگیری حافظه برای پیاد هسازی الگوریتم AES
Publish place: 11th Iranian Conference on Electric Engineering
Publish Year: 1382
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 1,382
This Paper With 8 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE11_127
تاریخ نمایه سازی: 18 تیر 1391
Abstract:
استاندارد جدید رمزگزاری AES برپایه الگوریتم Rijndael قرار دارد . این الگوریتم شرایط مناسبی از نظر سخت افزاری ونرم افزاری برای اجرا فراهم م ی کند. سرعت موثر و سهولت پیاد ه سازی از مزایای مهم این الگوریتم است . در این مقاله طرح لازم برای پیاده سازی الگوریتم AES بر روی تراشه Virtex E600-8 FPGA از خانواده Xilinx ارائه شده اس ت . در مدار طراحی شده سعی شده است که بجای استفاده از جدول جستجو از حافظه استفاده شود و برای محاسبات یای انحصاری نیزفقط از یک بلوک در کل عملیات استفاده شده که باعث کاهش فضای مورد نیاز شده است . مدار طراحی شده از نظر زما نبندی و فشردگی فضا و قطعات بکار رفته، بهینه شده است . حداکثر فرکانس کار مدار82MHz و حداکثر گذردهی 1/165Gbsمی باشد. در مدار طراحی شده ١٠ بلوکRAMو ٣٥٩ عددCLBدر شرایطی که کلید درون هسته و بطور همزمان ساختهمی شود، بکار رفته است
Keywords:
Authors
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :