افزایش گذردهی و کاهش گیت مصرفی در پیاده سازیکدگذار و کد بردار LDPC بر بستر سخت افزاری FPGA جهت استفاده در DVB-S2
Publish place: 4th Broadcasting Engineering Conference
Publish Year: 1390
Type: Conference paper
Language: Persian
View: 1,497
This Paper With 10 Page And PDF Format Ready To Download
- Certificate
- I'm the author of the paper
Export:
Document National Code:
IBBEC04_012
Index date: 1 September 2012
افزایش گذردهی و کاهش گیت مصرفی در پیاده سازیکدگذار و کد بردار LDPC بر بستر سخت افزاری FPGA جهت استفاده در DVB-S2 abstract
روش کدگذاری irregular Repeat Accumulate(IRA) و الگوریتمکدبرداری min-sum در چند سال اخیر به عنوان بهترین الگوریتم در پیاده سازی کدگذار و کد بردار LDPC معرفی شد هاند و این الگوریتم به شکلها و روشهای مختلف برای سیستم DVB-S2 پیاده سازی شده است. در این مقاله ابتدا روش جدیدی برای کدگذاری ارائه می شود که علاوه بر سادگی بیشتر نسبت به الگوریتم (IRA) از تعدادی گیت مصرفی کمتر و گذردهیبالاتری برخوردار است، الگوریتم جدید در Spartan 3 DSP1800A پیاده سازی شده و برای نرخ 1/3 در فرکانس 265MHZ به گذردهی حدود 11.3Gbps رسید.سپسبا ایجاد تغییر در الگوریتمکدبرداری min-sum ، بهکاهش 20 درصدیگیت مصرفی کدبردار رسیدیم. پیاده سازی کد بردار بر روی Xilinx Virtex5-XC5LX110 در فرکانس کاری 144MHZ و نرخ کد 9/10 با استفاده از روش جدید خط -لوله موجی منجر به افزایش گذردهیتا حدود 1Gbps شد.
افزایش گذردهی و کاهش گیت مصرفی در پیاده سازیکدگذار و کد بردار LDPC بر بستر سخت افزاری FPGA جهت استفاده در DVB-S2 Keywords:
افزایش گذردهی و کاهش گیت مصرفی در پیاده سازیکدگذار و کد بردار LDPC بر بستر سخت افزاری FPGA جهت استفاده در DVB-S2 authors
مجتبی صراف
دانشگاه صنعتی مالک اشتر
حسین خالقی بیزکی
مجتمع دانشگاهی برق و الکترونیک
مهدی قویدل
دانشگاه صنعتی مالک اشتر
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :