سیویلیکا را در شبکه های اجتماعی دنبال نمایید.

استفاده از نانو تکنولوژی در ترانزیستورها و کاهش ولتاژ منبع تذیه جهت کاهش اتلاف توان و بهبود مشخصه انتقال در مدار وارونگر CMOS

Publish Year: 1391
Type: Conference paper
Language: Persian
View: 1,631

This Paper With 5 Page And PDF Format Ready To Download

Export:

Link to this Paper:

Document National Code:

ICEEE04_313

Index date: 27 September 2012

استفاده از نانو تکنولوژی در ترانزیستورها و کاهش ولتاژ منبع تذیه جهت کاهش اتلاف توان و بهبود مشخصه انتقال در مدار وارونگر CMOS abstract

کاهش اتلاف توان در مدارهای الکترونیکی بخصوص مدارات وارونگر اهمیت زیادی پیدا کرده است. این اهمیت زمانی بیشتر می شود که در کنار این موضوع مشخصه انتقالی ایده آل تری را نیز داشته باشیم. در این راستا، از تکنیکهای متفاوت اندازه ترانزیستور در مقیاس نانو استفاده می گردد تا ضمن اینکه توان کاهش یابد، ترانزیستورها حجم کمتری را در مدار اشغال کنند. فناوری اکسید- فلز- نیمه هادی های مکمل یا CMOS یک فناوری برجسته در صنعت جهانی مدارهای مجتمع (IC) است و به عنوان محصولاتی با اتلاف توان کم و چگالی زیاد و وسیله ی سوئیچ کنندگی نسبتاً ایده آل شناخته شده است. این ویژگی سبب شده که این مدارها دارای محاسن متمایزی نسبت به دیگر فناوری ها همچون nMOS و GaAs باشند. این مقاله سعی دارد با استفاده از نانو تکنولوژی و کاهش ولتاژ منبع تغذیه، کاهش توان و بهبود مشخصه انتقالی را نشان دهد.

استفاده از نانو تکنولوژی در ترانزیستورها و کاهش ولتاژ منبع تذیه جهت کاهش اتلاف توان و بهبود مشخصه انتقال در مدار وارونگر CMOS Keywords:

استفاده از نانو تکنولوژی در ترانزیستورها و کاهش ولتاژ منبع تذیه جهت کاهش اتلاف توان و بهبود مشخصه انتقال در مدار وارونگر CMOS authors

حاتم محمدی کامرا

عضو هیئت علمی گروه برق و الکترونیک دانشگاه آزاد اسلامی واحد فسا

فروغ فلاحی

دانجوی کارشناسی ارشد مهندسی برق و الکترونیک دانشگاه آزاد اسلامی واحد

رضا مصلی نژاد

دانشجوی کارشناسی ارشد مهندسی برق و الکترونیک دانشگاه آزاد اسلامی واح

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :
صاحب الزمانی، مرتضی، صفایی، فرشاد، فتحی، محمود، " طراحی 7LSI ...
B.Pontikakis and M. Nekili, :A New Area-Power Efficient Split-Output T'SPC ...
c.sharma., "dynamic power dissipation and reduction by reducind transistor sizing ...
Giacomotto C et al. "'LogicStyle Comparison for Ultra Low Power ...
CMOS Low Power Voltage A:ه [5] Kuo-Hsing Cheng et al. ...
نمایش کامل مراجع

مقاله فارسی "استفاده از نانو تکنولوژی در ترانزیستورها و کاهش ولتاژ منبع تذیه جهت کاهش اتلاف توان و بهبود مشخصه انتقال در مدار وارونگر CMOS" توسط حاتم محمدی کامرا، عضو هیئت علمی گروه برق و الکترونیک دانشگاه آزاد اسلامی واحد فسا؛ فروغ فلاحی، دانجوی کارشناسی ارشد مهندسی برق و الکترونیک دانشگاه آزاد اسلامی واحد ؛ رضا مصلی نژاد، دانشجوی کارشناسی ارشد مهندسی برق و الکترونیک دانشگاه آزاد اسلامی واح نوشته شده و در سال 1391 پس از تایید کمیته علمی چهارمین کنفرانس مهندسی برق و الکترونیک ایران پذیرفته شده است. کلمات کلیدی استفاده شده در این مقاله مدار وارونگر CMOS، نانوتکنولوژی، توان، مشخصه انتقالی ولتاژ، نرم افزار Hspice هستند. این مقاله در تاریخ 6 مهر 1391 توسط سیویلیکا نمایه سازی و منتشر شده است و تاکنون 1631 بار صفحه این مقاله مشاهده شده است. در چکیده این مقاله اشاره شده است که کاهش اتلاف توان در مدارهای الکترونیکی بخصوص مدارات وارونگر اهمیت زیادی پیدا کرده است. این اهمیت زمانی بیشتر می شود که در کنار این موضوع مشخصه انتقالی ایده آل تری را نیز داشته باشیم. در این راستا، از تکنیکهای متفاوت اندازه ترانزیستور در مقیاس نانو استفاده می گردد تا ضمن اینکه توان کاهش یابد، ترانزیستورها حجم کمتری را در مدار ... . برای دانلود فایل کامل مقاله استفاده از نانو تکنولوژی در ترانزیستورها و کاهش ولتاژ منبع تذیه جهت کاهش اتلاف توان و بهبود مشخصه انتقال در مدار وارونگر CMOS با 5 صفحه به فرمت PDF، میتوانید از طریق بخش "دانلود فایل کامل" اقدام نمایید.