تنظیم کننده ولتاژ با افت کم بر مبنای FVF در فناوری CMOS
Publish place: Electronics Industries Quarterly، Vol: 3، Issue: 3
Publish Year: 1391
Type: Journal paper
Language: Persian
View: 151
This Paper With 17 Page And PDF Format Ready To Download
- Certificate
- I'm the author of the paper
Export:
Document National Code:
JR_SAIRAN-3-3_001
Index date: 31 October 2023
تنظیم کننده ولتاژ با افت کم بر مبنای FVF در فناوری CMOS abstract
در این مقاله، یک تنظیم کننده ولتاژ با افت کم (LDO) بر پایه دنبال کننده ولتاژ Flipped شده (FVF) ارایه می شود که در آن به منظور ارتقا مشخصه های ایستای مدار از یک حلقه بازخورد بیرونی استفاده شده است. همچنین به سبب امکان حذف خازن خروجی برون- تراشه ای، این LDO قابلیت پیاده سازی به صورت تمام مجتمع را دارد و کاهش چشم گیر تلفات توان نسبت به ساختارهای مشابه، امکان بکارگیری آن را در سیستم های توان پایین فراهم آورده است. نشان داده خواهد شد که LDO پیشنهادی علاوه بر تنظیم های مناسب بار و خط از رفتار پویای مناسب تنها به ازای جریان خاموشی µA ۳۱ برخوردار می باشد. کلیه نتایج شبیه سازی توسط HSPICE و با بکارگیری فناوری CMOS mµ ۳۵/۰ بدست آمده است.
تنظیم کننده ولتاژ با افت کم بر مبنای FVF در فناوری CMOS Keywords:
تنظیم کننده ولتاژ با افت کم بر مبنای FVF در فناوری CMOS authors
رسول فتحی پور
کارشناس ارشد برق الکترونیک، دانشگاه گیلان
علیرضا صابرکاری
دانشگاه گیلان-دکتری تخصصی