طراحی یک فلیپ فلاپ راه اندازی شونده با پالس خارجی با توان مصرفی پایین

Publish Year: 1392
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 1,406

This Paper With 6 Page And PDF Format Ready To Download

  • Certificate
  • من نویسنده این مقاله هستم

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این Paper:

شناسه ملی سند علمی:

CECIT01_390

تاریخ نمایه سازی: 14 شهریور 1392

Abstract:

دراین مقاله دو فلیپ فلاپ راه اندازی شونده با مولد پالس خارجی وحساس به لبه بالارونده کلاک جدید معرفی شده است دراین فلیپ فلاپ ها ازتکنیک عملکرد شرطی که سوئیچینگ ورودی اضافی را کنترل می کند و تکنیک مسدود کردن کلاکه درزمان بیکاری سیگنال کلاک را غیرفعال می کند استفاده شده است یک مولد پالس خارجی با یک طبقه مسدود کننده کلاک داخل آن به منظور کاهش توان مصرفی بیشتر درفلیپ فلاپ پیشنهادی استفاده شده است دیده میشود که پالس باریک زمانی که ورودی برای سیکلهای متوالی کلاک پایدار باشد تولید نمی شود شبیه سازی ها با استفاده ازنرم افزار HSPICE و تکنولوژی 65نانومتر نشان میدهد که فلیپ فلاپ های پیشنهادی تاخیر و توان مصرفی کمتری درمقایسه با فلیپ فلاپ های قبلی دارند نتایج شبیه سازی بین 10 تا 58درصد بهبود توان مصرفی 7تا17درصد بهبود سرعت و 15تا58ه.3 درصد بهبود درحاصل ضرب توان و تاخیر را نسبت به مدارهای مختلف قبلی نشان میدهد

Keywords:

توان مصرفی فلیپ فلاپ , حساس به لبه بالارونده کلاک , فلیپ فلاپ راه اندازی شونده با پالس تکنیک عملکرد شرطی , تکنیک مسدود کردن کلاک

Authors

نونا مس شناس

دانشگاه تحصیلات تکمیلی صنعتی کرمان

محسن صانعی

دانشگاه شهید باهنر کرمان،

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :
  • Yu Chien-Cheng, "Low-Power Double Edge -Triggered Flip- Flop Circuit Design". ...
  • _ _ _ Flip-Flop" IEEE Translation On Very Larg Scale ...
  • 99 3.74 3.85 2.62 %29.1 %228 %51.57 %29.9 ...
  • 37 5.41 4.56 4.37 3.68 %314 %19.22 %42.23 %193 ...
  • Azam-Sadat Seyedi and Ali Afzali-Kusha, "Double-edge Triggered Level Converter Flip ...
  • Scale Integeration (VLSI) Systems, Vol. 19, No. 1, pp. 1-9, ...
  • _ _ _ _ Transparent Pipeline" Design Automation Conference (ASP- ...
  • M. Agu irre-Hernander and M. Linares-Aranda, _ Clock-Gated ...
  • Caribbean Conference on Devices, Circuits and Systems, Mexico, pp. 293-297, ...
  • نمایش کامل مراجع