بهینه سازی نوسان کننده حلقوی مبتنی بر وارونگر CMOS با استفاده از الگوریتم بهینه ساز تعادل
Publish place: 19th Iranian Conference on Intelligent Systems
Publish Year: 1403
Type: Conference paper
Language: Persian
View: 45
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- I'm the author of the paper
Export:
Document National Code:
ICS19_030
Index date: 1 March 2025
بهینه سازی نوسان کننده حلقوی مبتنی بر وارونگر CMOS با استفاده از الگوریتم بهینه ساز تعادل abstract
در این مقاله، یک نوسان کننده حلقوی ۵ طبقه مبتنی بر وارونگر های CMOS طراحی و شبیه سازی شده است. طراحی این نوسان کننده با استفاده از الگوریتم بهینه ساز تعادل انجام شده است. انتخاب اندازه های مناسب برای ترانزیستورهای مدار، به طور چشم گیری عملکرد مدار را تعیین می کند. از اینرو اندازه ترازنیستورهای مدار به عنوان متغیرهای طراحی توسط الگوریتم بهینه ساز تعادل و با هدف کاهش نویزفاز مدار تعیین شده است. نوسان-کننده طراحی شده در نرم افزار کیدنس شبیه سازی شده که قادر است در فرکانس ۱۵/۱ گیگاهرتز نوسان کند. مقدار جریان مصرفی نوسان کننده به ازای منبع تغذیه ۲/۱ ولت برابر µA۵۰۰ است. بر اساس نتایج شبیه سازی، نویز فاز نوسان کننده طراحی شده در فاصله فرکانسی MHz ۱ از فرکانس نوسان برابرdBc/Hz ۶۶/۹۱- است. ضریب شایستگی نوسان کننده بهینه شده برابر dBc/Hz ۶۵/۱۵۰- است.
بهینه سازی نوسان کننده حلقوی مبتنی بر وارونگر CMOS با استفاده از الگوریتم بهینه ساز تعادل authors
سمیه زارعی دهنوی
دانشگاه صنعتی سیرجان
سپهر ابراهیمی مود
دانشگاه یزد
محمدجعفر همتی
دانشگاه صنعتی سیرجان
