ساختار جدیدی برای بهبود دقت و کاهش سختافزار در مبدلهای زمان به دیجیتال
Publish Year: 1393
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 638
This Paper With 9 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NCECN01_082
تاریخ نمایه سازی: 7 بهمن 1393
Abstract:
در این مقاله ساختاری جدید برای مبدل های زمان به دیجیتال دو مرحله ای ارائه شده است. در این ساختار زمان باقی مانده طبقه اول تبدیل به یک قطار پالس می شود که با استفاده از آن و عملیات درون یابی زمان باقی مانده طبقه اول متناسب با تعداد پالس های قطار تقویت می شود. مبدل پیشنهادی پالس های تکراری را توسط یک شمارنده با مقیاس کوانتیزه معلوم تبدیل به کد دیجیتال می کند که علاوه بر کاهش سخت افزار، دقت مبدل ps 75/0 نسبت به ساختار قبلی بهبود می یابد.
Keywords:
تقویت کننده زمان , حلقه های قفل فاز تمام دیجیتال (ADPLL) , ساختار دو مرحله ای , شمارنده , مبدل زمان به دیجیتال (TDC)
Authors
فرهاد بازاری نیا
دانشجوی کارشناسی ارشد برق- الکترونیک، دانشگاه شهید چمران اهواز.
ابراهیم فرشیدی
دانشیار گروه برق-الکترونیک، دانشگاه شهید چمران اهواز
مهدی تیزنوبیک
دانشجوی کارشناسی ارشد برق- الکترونیک، دانشگاه شهید چمران اهواز
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :