سیویلیکا را در شبکه های اجتماعی دنبال نمایید.

ارائه الگوریتم هایی جهت افزایش تحمل پذیری خطا در ارتباطات تراشه شبکه ای

Publish Year: 1384
Type: Conference paper
Language: Persian
View: 2,181

This Paper With 9 Page And PDF Format Ready To Download

Export:

Link to this Paper:

Document National Code:

ICIKT02_078

Index date: 2 January 2008

ارائه الگوریتم هایی جهت افزایش تحمل پذیری خطا در ارتباطات تراشه شبکه ای abstract

تراشه شبکهای یک زیربنای ارتباطی در محیط تراشه سیستمی میباشد که میتواند هر تعداد هسته یا مولفه از پیش طراحی شده را بهم مرتبط کند؛ ولی کارایی، انرژی مصرفی، و پیاده سازی موفقتر آن بطور قابل توجه تحت تاثیر تحمل پذیری خطا در ارتباطات میب اشد . از اینرو تحمل پذیری خطا در ارتباطات، نقش مهمی در گسترش معماری تراشه شبکه ای دارد . در این مقاله، دو الگوریتم جدید بنامهای تقسیم کار و تکثیر، جهت افزایش قابلیت تحمل پذیری خطا در تراشه های شبکه ای پیشنهاد شده است و کارایی آنها نسبت به الگوریتم قبلی ( الگوریتم جویباری ) مقایسه میش ود . نتایج شبیهسا زی نشان می دهد الگوریتم جویباری سربار ارتباطی زیادتر و سطح تحمل پذیری خطا پایینتری را ایجاد می کند ، در مقابل الگوریتمهای پیشنهادی هم سربار ارتباطی را بیشتر کاهش مید هند و هم تحمل پذیری خطا را در سطح قابل قبولتری نگه میدارند . همچنین هزینه الگوریتم ها از نظر میزان انرژی مصرفی با هم مقایسه شده اند و نشان داده شده است که انرژی مصرفی الگوریتمها بترتیب کاهشی : جویباری، تکثیر و تقسیم کار می باشد

ارائه الگوریتم هایی جهت افزایش تحمل پذیری خطا در ارتباطات تراشه شبکه ای authors

وحید جمشیدی گوهرریزی

دانشکده مهندسی کامپیوتر، دانشگاه علم و صنعت ایران

مهدی دهقان

دانشکده مهندسی کامپیوتر، دانشگاه صنعتی امیرکبیر

رضا برنگی

دانشکده مهندسی کامپیوتر، دانشگاه علم و صنعت ایران

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :
Kumar S., et al., ،A Network On Chip Architecture and ...
Benini L., De Micheli G., ،Networks on Chip: A new ...
International Sematech, International Technology Roadmap for S emic onductors (ITRS), ...
Dumitras T., Kerner S., Marculescu R., ،Towards on-chip fault-tolerant c ...
Krumme D., Cybenko G., V enkataraman k., *Gossiping in minimal ...
Hedetniemi S., Hedetniemi T., Liestman A., ،A survey of gossiping ...
Pirretti M., Link G., Brooks R., Vijaykrishnan N., ،Fault Tolerant ...
Mopaes F., Mello A., Moller L., ،0A Low Area Overhead ...
Li L., Halpern J., Haas Z., _ 'Gossip-based ad hoc ...
Model Technology, ModelSim Foreign Language Interface, Version 5.5e, 2001. ...
LEcuyer P.., Panneton F., ،A new class of linear feedback ...
Zimmer H., Fault Modeling and Error-Control Coding in a Network-on- ...
نمایش کامل مراجع

مقاله فارسی "ارائه الگوریتم هایی جهت افزایش تحمل پذیری خطا در ارتباطات تراشه شبکه ای" توسط وحید جمشیدی گوهرریزی، دانشکده مهندسی کامپیوتر، دانشگاه علم و صنعت ایران؛ مهدی دهقان، دانشکده مهندسی کامپیوتر، دانشگاه صنعتی امیرکبیر؛ رضا برنگی، دانشکده مهندسی کامپیوتر، دانشگاه علم و صنعت ایران نوشته شده و در سال 1384 پس از تایید کمیته علمی دومین کنفرانس بین المللی فناوری اطلاعات و دانش پذیرفته شده است. کلمات کلیدی استفاده شده در این مقاله هستند. این مقاله در تاریخ 12 دی 1386 توسط سیویلیکا نمایه سازی و منتشر شده است و تاکنون 2181 بار صفحه این مقاله مشاهده شده است. در چکیده این مقاله اشاره شده است که تراشه شبکهای یک زیربنای ارتباطی در محیط تراشه سیستمی میباشد که میتواند هر تعداد هسته یا مولفه از پیش طراحی شده را بهم مرتبط کند؛ ولی کارایی، انرژی مصرفی، و پیاده سازی موفقتر آن بطور قابل توجه تحت تاثیر تحمل پذیری خطا در ارتباطات میب اشد . از اینرو تحمل پذیری خطا در ارتباطات، نقش مهمی در گسترش معماری تراشه ... . برای دانلود فایل کامل مقاله ارائه الگوریتم هایی جهت افزایش تحمل پذیری خطا در ارتباطات تراشه شبکه ای با 9 صفحه به فرمت PDF، میتوانید از طریق بخش "دانلود فایل کامل" اقدام نمایید.