الگوی طراحی و شبیه سازی تقویت کننده محدود ساز مبتنی بر تقویت کننده تفاضلی با استفاده از تکنولوژی CMOS
Publish Year: 1394
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 696
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEEE07_414
تاریخ نمایه سازی: 19 اردیبهشت 1395
Abstract:
سیستم مخابرات نوری از سه قسمت فرستنده ی نوری ،فیبر نوری و گیرنده نوری تشکیل شده است که تقویت کننده ی محدودساز مورد استفاده در گیرنده نوری یک تقویت کننده ولتاژ می باشد. در واقع هدف تقویت کننده محدود ساز انتقال سیگنال به طبقات بعد ، بهره سیگنال و سوئینگ خروجی می باشد .مدار تقویت کننده محدود ساز پیشنهادی از 4 بلوک تشکیل شده که هر بلوک از 3 طبقه تقویت کننده تفاضلی با بار سلفی فعال و همچنین در انتهای کار از یک فیدبک منفی استفاده شده است.در این تحقیق به بررسی مدار پیشنهادی برای بدست آوردن پهنای باند و گین بهتر تلاش کرده و در آخر با بکار گیری از نرم افزار HSPICE با تکنولوژی 180nm CMOS مدل سازی شده و با توجه به نتایج مشخص شد که گین بهتر و پهنای مطلوب و مناسبی بدست آمده است.
Keywords:
Authors
معصومه عوض پور
دانشکده فنی و مهندسی علوم و تحقیقات واحد سیرجان سیرجان، ایران
محمد جواد عمادی
دانشکده فنی و مهندسی علوم و تحقیقات واحد سیرجان سیرجان، ایران
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :