ورود
مقالات فارسیISIکنفرانسهاژورنالها

طراحی MDAC1.5 بیتی جهت رسیدن به دقت توان و زمان نشست بهتر

Publish place: Third Regional Conference on Control, Electronics and Artificial Intelligence
Publish Year: 1394
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 619

This Paper With 8 Page And PDF Format Ready To Download

  • Certificate
  • من نویسنده این مقاله هستم

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این Paper:
https://civilica.com/doc/477270

شناسه ملی سند علمی:

CEAI03_014

تاریخ نمایه سازی: 9 مرداد 1395

Abstract:

امروزه فرایند CMOS بصورت یک انتخاب موفق برای مجتمع سازی سیستمهای دیجیتال به آنالوگ درآمده است MDAC بلوک اصلی مبدلهای انالوگ به دیجیتال پایپ لاین است که از نمونه برداری تقویت و تفریق را معمولا در یک مدار سوئیچ خازنی انجام می دهد بیشرین زمان نشست در ساختار ADC مربوط بهMDAC می باشد. بنابراین هدف از این مقاله طراحی یک مدار MDAC 1/5 بیتی جهت دسترسی به دقت بالا توان کمتر و زمان نشست مناسب می باشد.

Keywords:

Authors

معصومه علیزاده

آموزشکده فنی و حرفه ای سما واحد تهران (اندیشه) دانشگاه آزاد اسلامی تهران ایران

تیمور نوری میاندواب

دانشجو آزاد اسلامی واحد شوشترایران

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :
  • S. H. Lewis, H. S. Fetterman, G. F. Gross, Jr., ...
  • B-M. Min, P. Kim, F. W. Bowman, D. V. Boisvert, ...
  • _ Yoshioka, M. Kudo and Y. Watanabe, "A 10b 125MS/s ...
  • Josh Carmes and Un-Ku Moon, School of Electrical and Computer ...
  • A.Parssinen , J. Jussi la, J.Ryynanen, L. Sumanen, K.Halonen, "A ...
  • A. Parssinen, J.Jussila, J.Ryynanen, L.Sumanen, K.Halonen, "A 2-GHz wide-Band Direct ...
  • Lauri Sumanen, "Pipcline An alog-to-Digital converters for Wide-Band Wireless C ...
  • L.Sumanen, M.Waltari, K.Halonen, "optimizing the Number of Parallel channels and ...
  • H.S Lee, "A 12-600KS/s digitally self-calibrated pipeline algorithmic ADC, " ...
  • L.Summanen, M.Waltari, V. Hakkarainen, k.Halonen, "CMOS Dynamic Comparators for Pipeline ...
  • K. Sockalingam, "Error compensation in pipeline A/D converters , " ...
  • K.Y.Kim, N.Kusayanagi, A.Abidi, "A 10-b, 100-MS/S CMOS A/D Converter", IEEE ...
  • 3]W.Bright, "8b 75MSample/s 70mw parallel Piplined ADC Incorporating Double Sampling", ...
  • K.Gulati, H.S.Lee, "A High-Swing CMOS Telescopic operational Amplifier", IEEE J.Solid-State ...
    • نمایش کامل مراجع