بررسی پارامترهای کاهش توان مصرفی در مدارات دیجیتال
Publish place: Third National Conference and First International Conference on Applied Research in Electrical, Mechanical and Mechatronics Engineering
Publish Year: 1394
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 1,799
This Paper With 11 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ELEMECHCONF03_0601
تاریخ نمایه سازی: 9 مرداد 1395
Abstract:
با کاهش ابعاد در تکنولوژی زیرمکیرون، تعداد گیت ها و تراکم مدار و مجموع توان مصرفی در یک تراشه به سرعت افزایش پیدا کرده است. هم چنین طراحی مدارهای کم مصرف در محدوده وسیعی از کاربردها به یک ضرورت تبدیل شده است. به علاوه طراحی تراشه هایی با توان مصرفی بهینه، شامل موازنه کردن هایی، نظیر تاخیر در مقابل توان و مساحت در مقابل توان، در سطوح مختلف طراحی می باشد. برای درک بهتر این مفاهیم، لازم است تا انواع منابع توان مصرفی در مدارهای CMOS را درک کنیم.
Keywords:
Authors
زهرا کهراری
کارشناس ارشد، مهندسی معماری کامپیوتر، دانشگاه آزاد آشتیان
غلامرضا کریمی
دانشکده فنی و مهندسی، گروه مهندسی برق، دانشگاه رازی کرمانشاه
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :