طراحی مدار حلقه فاز (PLL) با حداکثر سرعت قفل شوندگی در منطق 0.18um CMOS
Publish place: Third National Conference and First International Conference on Applied Research in Electrical, Mechanical and Mechatronics Engineering
Publish Year: 1394
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 2,681
This Paper With 9 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ELEMECHCONF03_0707
تاریخ نمایه سازی: 9 مرداد 1395
Abstract:
مدار PLL طراحی شده دراین مقاله، با استفاده از آشکارساز فاز و فرکانس Lead & Lag و نوسان ساز کنترل شده با ولتاژ پوش پول کلاس C با سلف فعال انجام شده است. شبیه سازی در تکنولوژی 0.18um منطق CMOS و با استفاده از نرم افزار ADS صورت پذیرفت. نتایج حاصله از مدار مذکور؛ ازنقطه نظر توان مصرفی (2.9mw) و سرعت قفل شوندگی حلقه (120.6ns)، بهبود نسبی نسبت به مدارات قبلی پیدا کرده است، و این امر به سبب بهره گیری از مداراتی با تعداد کمتر ادوات MOS و مدار اسیلاتور Low-noise تحقق یافته است.
Keywords:
حلقه قفل فاز( PLL ) و CMOS , آشکارساز فاز و فرکانس (PFD) , پمپ بار (CP) , اسیلاتور کنترل شده با ولتاژ (VCO) , زمان قفل
Authors
الهه علیزاده
دانشکده فنی و مهندسی برق - الکترونیک، دانشگاه آزاد اسلامی اراک
محمدباقر توکلی
دانشکده فنی و مهندسی برق - الکترونیک، دانشگاه آزاد اسلامی اراک
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :