منطق دومینوی جدید مقاوم در برابر جریان نشتی برای طراحی گیتهای عریض در فناوریهای مقیاس نانومتر
Publish place: The first international conference of modern research engineers in electricity and computer
Publish Year: 1395
Type: Conference paper
Language: Persian
View: 698
This Paper With 10 Page And PDF Format Ready To Download
- Certificate
- I'm the author of the paper
Export:
Document National Code:
CBCONF01_0138
Index date: 6 September 2016
منطق دومینوی جدید مقاوم در برابر جریان نشتی برای طراحی گیتهای عریض در فناوریهای مقیاس نانومتر abstract
در این مقاله، یک منطق دومینوی جدید برای کاهش جریان نشتی گیتهای عریض بدون افزایش چشمگیر تاخیرپیشنهاد می شود. این تکنیک مداری مبتنی بر مقایسه جریان شبکه پایین کش (pull down network) با جریانمرجع می باشد. بدین طریق ولتاژ نوسان دو سر شبکه پایین کش کاهش می یابد و توان مصرفی کم می گردد. همچنیندر مدار پیشنهادی یک ترانزیستور در حالت دیودی با شبکه پایین کش سری شده است تا جریان نشتی مدار کاهش واستحکام مدار افزایش یابد. گیتهای عریض با استفاده از نرم افزار HSPICE در تکنولوژی 90nm CMOS در تاخیریکسان شبیه سازی شدند. نتایج شبیه سازی برای گیتهای OR 64 بیتی، 82 % کاهش توان و 8 برابر بهبود مصونیت دربرابر نویز در مدار پیشنهادی نسبت به مدار دومینوی متداول را نشان می دهند.
منطق دومینوی جدید مقاوم در برابر جریان نشتی برای طراحی گیتهای عریض در فناوریهای مقیاس نانومتر Keywords:
منطق دومینوی جدید مقاوم در برابر جریان نشتی برای طراحی گیتهای عریض در فناوریهای مقیاس نانومتر authors
محمد آسیابی
استادیار گروه مهندسی برق، دانشکده فنی و مهندسی، دانشگاه دامغان، دامغان، ایران
محمدحسین فریدونی
دانشجوی رشته مهندسی برق، دانشکده فنی و مهندسی، دانشگاه دامغان، دامغان، ایران
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :