طراحی و پیاده سازی فیلتر دیجیتال FIR موازی پرسرعت بر روی FPGA
Publish place: Conference on Signal Processing and Intelligent Systems
Publish Year: 1395
Type: Conference paper
Language: Persian
View: 2,803
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- I'm the author of the paper
Export:
Document National Code:
SPIS02_021
Index date: 1 July 2017
طراحی و پیاده سازی فیلتر دیجیتال FIR موازی پرسرعت بر روی FPGA abstract
در این مقاله ساختار یک فیلتر FIR دیجیتال پایین گذر 20 پله بر روی FPGA با بکارگیری از تکنیک پردازش موازی، ارایه شده است. برای دو برابر نمودن سرعت کلاک، ساختار مستقیم فیلتر دوبار تکرار و به فیلتر 2- موازی تبدیل شده است. با توجه به ثابت بودن ضرایب فیلتر، برای افزایش سرعت و کاهش حجم فیلتر، از LUT بجای بلوک های ضرب استفاده شده و از خاصیت تقارن ضرایب بهره گرفته شده است. برای ارتقا طراحی از برخی تکنیک های ذخیره سازی اطلاعات استفاده شد و با ادغام دو قسمت موازی، خروجی حاصل گردیده است. نتایج سنتز، سرعت کلاک MHZ و753،549، حجم سخت افزاری 894اسلایس و توان مصرف دینامیکی 0،841 وات را نشان می دهد. نتایج شبیه سازی نشان میدهد فیلتر طراحی شده از سرعت بیشتر و حجم سخت افزار کمتری
طراحی و پیاده سازی فیلتر دیجیتال FIR موازی پرسرعت بر روی FPGA Keywords:
طراحی و پیاده سازی فیلتر دیجیتال FIR موازی پرسرعت بر روی FPGA authors
امیررضا محترمی
دانشجوی کارشناسی ارشد الکترونیک، دانشگاه آزاد اسلامی واحد اهر،
بهبود مشعوفی
استادیار گروه الکترونیک، دانشکده فنی دانشگاه ارومیه،
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :