تحلیل عملکرد یک مدار جمعکنندهی کامل تک بیتی هایبرید سرعت بالای توان پایین

در این مقاله، یه طراحی جمعکنندهی کامل 1 تک بیتی هایبرید، با استفاده از هر دو، منطق نیمههادی اکسید فلزی تکمیلی )CMOS( و منطق دریچهی انتقال، ارایه شده است. طراحی ابتدا برای یک بیت و سپس برای 32 بیت، انجام شده است. مدار با استفاده از Cadence Virtuoso Tools در فناوری 180 و 90 نانومتری، پیادهسازی شده است. پارامترهای عملکردی همچون توان، تاخیر و فضای آرایش، با طراحیهای موجود همچون ترانزیستور عبور منطقی ، جمعکنندهی دریچهی منطقی، جمعکنندهی تابع انتقال، هایبرید عبور منطقی همراه با جمعکنندهی کامل باتحریک خروجی CMOS استاتیک، و غیره مقایسه شده است. با 1.8 ولت تغذیه در فناوری 180 نانومتری، مصرف متوسط توان ) 4.1563 میکرو وات(، بسیار پایین به دست آمد و تاخیری با میزان متوسط ) 224 پیکو ثانیه( که نتیجهی الحاق دقیق اینورترهای بسیار ضعیف CMOS ای بودکه دریچههای انتقال قوی داشتند. مقادیر متناظر، در فناوری 90 نانومتری، 1.17664 میکرو وات و 91.3 پیکو ثانیه بودند که در ولتاژ تغذیهی 1.2 ولت کار میکردند. طراحی همچنین برای جمعکنندهی کامل 32 بیتی هم انجام شد و این نتایج به دست آمد که با مقدار فقط 5.578( 2.45 ( نانو ثانیه تاخیر و توان 112.79 ( 53.36 ( میکرو وات، در فناوری 180 ( 90 ( نانومتری با ولتاژ تغذیهی 1.8 ( 1.2 ( ولت، طراحی بسیار موثر است. در مقایسه با طراحیهای جمعکنندهی کامل موجود، این پیادهسازی، بهبود قابل توجهی بر حسب توان 2 و سرعت ارایه میدهد

تحلیل عملکرد یک مدار جمعکنندهی کامل تک بیتی هایبرید سرعت بالای توان پایین Keywords:

جمعکنندهی انتشار رقم نقلی , سرعت بالا , طراحی هایبرید , توان پایین