معماری یکپارچه رمزنگاری و رمزگشایی AES با سرعت بالا در شبکه های ذخیره سازی
Publish place: کنفرانس ملی فناوری های نوین در مهندسی برق و کامپیوتر
Publish Year: 1396
Type: Conference paper
Language: Persian
View: 798
This Paper With 12 Page And PDF Format Ready To Download
- Certificate
- I'm the author of the paper
Export:
Document National Code:
PCCO01_102
Index date: 17 August 2018
معماری یکپارچه رمزنگاری و رمزگشایی AES با سرعت بالا در شبکه های ذخیره سازی abstract
رمز نگاری نقش مهمی در زمینه امنیت اطلاعات ایفا ی کند .اطلاعات مهمی که به ناچار باید در محیط های ناامن مبادله یا ذخیره شوند. الگوریتم AES یکی از محبوب ترین الگوریتم های رمزنگاری استاندارد است. ابزارهای مختلف اجرای الگوریتم AES در FPGA نسبت به کاربرد و پیچیدگی های بلوک داخلی است. در این مطالعه، ما بلوک های مختلف الگوریتم AES را تجزیه و تحلیل کرده ایم و یکمدل برای اجرای رمزنگاری و رمزگشایی در FPGA را پیشنهاد کرده ایم. در این کار از ساختار خط لوله ای برای دستیابی به توان بالا و همچنین کاهش حجم سخت افزار مصرفی بهره بردیم. برای دستیابی به سرعت گذردهی مطلوب الگوریتم AES در شبکه ذخیره سازی داده ها، روش ترکیبی استفاده از حافظه و مدار های منطقی در قالب GF مورد استفاده قرار می گیرد. معماری مبتنی بر مالتی پلکسر کارآمد بر اساس بلوک S-Box برای به دست آوردن حداقل مساحت ممکن و کاهش تاخیر مدار استفاده می شود. خروجی سنتز مدار پیاده سازی شده رمزنگاری و رمزگشایی در Xilinx Virtex5 عبارت است از سرعت گذردهی 60 گیگابیت بر ثانیه و فرکانس عملیاتی 460 مگاهرتز که نشان دهنده نتیجه برتر نسبت به بهترین کارهای قبلی می باشد.
معماری یکپارچه رمزنگاری و رمزگشایی AES با سرعت بالا در شبکه های ذخیره سازی Keywords:
معماری یکپارچه رمزنگاری و رمزگشایی AES با سرعت بالا در شبکه های ذخیره سازی authors
میثم نثاری مقدم
دکترای تخصصی مهندسی برق الکترونیک، عضو هییت علمی دانشگاه آزاد اسلامی واحد علوم و تحقیقات تهران
حسین کوزه گر
کارشناسی ارشد مهندسی برق الکترونیک، دانشگاه آزاد اسلامی واحد علوم و تحقیقات تهران
پویا ترکزاده
دکترای تخصصی مهندسی برق الکترونیک، عضو هییت علمی دانشگاه آزاد اسلامی واحد علوم و تحقیقات تهران