طراحی بهینه فیلتر یکدهی توان پایین برای مبدل آنالوگ به دیجیتال سیگما دلتا

مبدل دیالوگ به دیجیتال سیگما دلتا (Sigma-Delta Analogue-to-Digital Converter: SD-ADC) با فرکانسی چند برابر نرخ نایکوئیست از سیگنال ورودی نمونه برداری کرده و با استفاده از فیلتر داخلی یک حلقه و بواسطه بهره گیری از فیلترهای یکدهی (Decimation) خارج حلقه خطای تبدیل را به میزان قابل توجهی کاهش می دهد. بخش یکدهی مبدلهای از جمله قسمتهای تاثیر گذار در حداکثر سرعت نمونه برداری و مصرف توان مبدلهاست که وظیفه حذف خطای کوانتیزاسیون رانده شده به خارج باند را بعهده دارد. از آنجا که حجم پردازش سیگنال (و سخت افزار) مورد نیاز در بخش یکدهی متناسب با نرخ نمونه های مورد پردازش بوده و از طرفی نرخ نمونه ها در بخش یکدهی به شیوه های متفاوتی امکان کاهش تدریجی دارد، طراحی فیلترهای مربوطه می تواند به منظور بکارگیری روش های پردازش سریع و همچنین کاهش توان مصرفی متناسب با سخت افزار و شرایط کارکرد مدار بهینه شود. این مقاله نسبت به بررسی مشکلات بخش یکدهی مبدل مذکور و معرفی ساختار مناسب برای سیستمهای توان پایین، سریع و با قابلیت پیاده سازی روی بلوکهای FPGA می پردازد. نتایج شبیه سازی های مقایسه ای برابر چند روش مختلف نیز ارائه خواهد شد که مبین دلایل انتخاب روش ذکر شده می باشد.

Keywords:

مبدل آنالوگ به دیجیتال سیگما دلتا , فیلتر یکدهی , فیلتر شانه ای , فیلتر FIR , فیلتر نیم باند