گذار از کوچک سازی ترانزیستور به مقیاس گذاری سه بعدی: همگرایی CFET، نیمه رساناهای دوبعدی، تغذیه از پشت ویفر و یکپارچه سازی ناهمگن در نسل پساسیلیکون

گذار از کوچک سازی ترانزیستور به مقیاس گذاری سه بعدی: همگرایی CFET، نیمه رساناهای دوبعدی، تغذیه از پشت ویفر و یکپارچه سازی ناهمگن در نسل پساسیلیکون


برای چند دهه، مسیر توسعه میکروالکترونیک عمدتا با یک ایده ساده توصیف می شد: کوچک ترکردن ترانزیستورها و افزایش تعداد آنها در واحد سطح. اما این مدل توسعه دیگر به تنهایی پاسخ گوی نیازهای نسل جدید مدارهای مجتمع نیست. در مقیاس های بسیار کوچک، کاهش ابعاد ترانزیستور دیگر صرفا یک مسئله هندسی نیست. اثرات کوانتومی، افزایش مقاومت اتصالات، محدودیت های الکترواستاتیکی، افزایش چگالی توان، پیچیدگی دفع حرارت، محدودیت فضای سیم کشی و هزینه فرایند ساخت، همگی به موانعی هم سطح با خود ترانزیستور تبدیل شده اند. در نتیجه، مرز فناوری از «کوچک ترکردن ترانزیستور» به سمت بازتعریف معماری، مسیرهای اتصال، توزیع توان، مواد کانال و حتی هندسه سه بعدی تراشه حرکت کرده است.

یکی از مهم ترین نشانه های این تغییر، حرکت هم زمان چند فناوری است:
• ترانزیستورهای Gate All Around مبتنی بر نانوشیت
• معماری Complementary FET یا CFET با انباشت عمودی ترانزیستورهای n و p
• انتقال شبکه توزیع توان به پشت ویفر
• یکپارچه سازی سه بعدی و ناهمگن
• استفاده از نیمه رساناهای دوبعدی به عنوان کانال
• استفاده از مواد و ساختارهای جدید برای حافظه و محاسبات درون حافظه ای

مرورهای منتشرشده در سال ۲۰۲۶ نشان می دهند که CFET اکنون یکی از مسیرهای اصلی مورد بررسی برای ادامه مقیاس گذاری CMOS است و نیمه رساناهای دوبعدی نیز از سطح «ماده آزمایشگاهی» به سمت بحث یکپارچه سازی در سطح مدار و معماری حرکت کرده اند.
بنابراین مسئله ما این است،
وقتی کوچک سازی افقی ترانزیستور به محدودیت های بنیادی نزدیک می شود، چگونه می توان افزایش چگالی، کاهش انرژی، افزایش کارایی و قابلیت ساخت را از طریق تغییر معماری سه بعدی، مواد و زیرساخت ارتباطی تراشه ادامه داد؟


از Scaling افقی به Scaling فضایی

در نسل های قدیمی تر CMOS، بخش عمده نوآوری در صفحه تراشه اتفاق می افتاد. ترانزیستور کوچک تر می شد، فاصله ترانزیستورها کاهش می یافت و تعداد بیشتری عنصر در یک سطح مشخص قرار می گرفت. اما این رویکرد با یک مشکل اساسی روبه رو شده است، سطح تراشه یک منبع نامحدود نیست. حتی اگر بتوان ابعاد ترانزیستور را کاهش داد، مسیرهای ارتباطی میان آنها همچنان فضا اشغال می کنند. از طرف دیگر، انتقال سیگنال و توان نیز با کاهش ابعاد الزاما بهتر نمی شود.
در نتیجه، افزایش تراکم واقعی سیستم دیگر فقط به چگالی ترانزیستور وابسته نیست؛ بلکه به این وابسته است که:
• ترانزیستورها چگونه روی هم قرار می گیرند؛
• توان چگونه به آنها می رسد؛
• سیگنال چگونه میان آنها حرکت می کند؛
• گرما چگونه خارج می شود؛
• و لایه های مختلف چگونه با یکدیگر یکپارچه می شوند.
به همین دلیل، فناوری نیمه رسانا در حال حرکت از Scaling دو بعدی به سمت Scaling سه بعدی است.


✓ CFET؛ تبدیل ترانزیستور مکمل از ساختار جانبی به ساختار عمودی

یکی از مهم ترین ایده ها در نسل آینده CMOS، معماری Complementary Field Effect Transistor یا CFET است.در CMOS معمولی، ترانزیستورهای n type و p type عمدتا در کنار یکدیگر قرار می گیرند. CFET این رابطه فضایی را تغییر می دهد. در ساده ترین تصویر مفهومی، به جای اینکه دو ترانزیستور مکمل بخش های مجاور سطح تراشه را اشغال کنند، می توان آنها را در راستای عمودی روی یکدیگر قرار داد. این تغییر بسیار عمیق تر از یک تغییر Layout است. در واقع، یک بعد جدید به معماری منطقی تراشه اضافه می شود.

✓ چرا CFET اهمیت دارد؟
در معماری معمولی، افزایش تراکم با کاهش ابعاد افقی و بهینه سازی فاصله ترانزیستورها انجام می شود. در CFET، یک مسیر جدید باز می شود، افزایش تراکم از طریق استفاده از ارتفاع.
این امر می تواند:
• مساحت موردنیاز برای منطق مکمل را کاهش دهد؛
• طول برخی اتصالات را کاهش دهد؛
• امکان افزایش چگالی منطقی را فراهم کند؛
• و فضای بیشتری برای مسیرهای توان و سیگنال آزاد کند.
مطالعات مروری جدید، CFET را در کنار معماری های نانوشیتی و نانوسیمی و همچنین ساختارهای تغذیه مدفون، به عنوان یکی از مسیرهای مهم ادامه مقیاس گذاری CMOS بررسی می کنند. اما CFET یک «راه حل رایگان» نیست. هرچه معماری سه بعدی تر می شود، فرآیند ساخت نیز پیچیده تر می شود.


✓ مشکل اصلی CFET: ساختن دو ترانزیستور روی یکدیگر
فرض کنیم قرار است یک ترانزیستور n type در زیر یا روی یک ترانزیستور p type ساخته شود. اکنون فرآیند ساخت ترانزیستور دوم نباید ویژگی های ترانزیستور اول را تخریب کند.
این مسئله چندین محدودیت ایجاد می کند:
• بودجه حرارتی فرایند
• انتشار ناخالصی ها
• کیفیت رابط ها
• هم ترازی لایه ها
• تشکیل Gate Dielectric
• ایجاد Contacts
• مقاومت تماس
• اتصال میان لایه های عمودی
• دفع حرارت
در معماری های سیلیکونی، یکی از مشکلات بنیادی این است که فرآیندهای دمای بالا می توانند برای لایه ای که قبلا ساخته شده نامطلوب باشند. این مسئله انگیزه مهمی برای استفاده از موادی ایجاد می کند که بتوانند در دماهای پایین تر یکپارچه شوند. اینجاست که نیمه رساناهای دوبعدی وارد بحث CFET می شوند.

✓ نیمه رساناهای دوبعدی؛ چرا ضخامت اتمی اهمیت دارد؟
نیمه رساناهای دوبعدی موادی هستند که ضخامت فعال آنها می تواند در مقیاس بسیار نزدیک به ضخامت اتمی باشد. این ویژگی فقط یک رکورد هندسی نیست. در ترانزیستور، ضخامت کانال مستقیما بر کنترل الکترواستاتیکی گیت تاثیر دارد. وقتی کانال بسیار نازک باشد، گیت می تواند کنترل بیشتری بر حامل های بار داشته باشد. این موضوع برای مقیاس گذاری بسیار شدید اهمیت دارد. یکی از مشکلات بنیادی ترانزیستورهای بسیار کوچک سیلیکونی این است که با کاهش طول کانال، کنترل گیت بر کانال دشوارتر می شود.
نیمه رسانای دوبعدی از این منظر یک مزیت بنیادی دارد، ضخامت کانال را می توان بسیار کوچک کرد بدون آنکه لازم باشد همان نوع محدودیت هندسی موجود در یک کریستال حجیم را تحمل کرد. مرور جامع منتشرشده در سال ۲۰۲۶، سه مانع اصلی برای FETهای دوبعدی را به طور برجسته شامل مقاومت تماس، یکپارچه سازی دی الکتریک گیت و مقیاس گذاری ابعادی معرفی می کند.



✓ اما «کانال دوبعدی» به تنهایی ترانزیستور خوب نمی سازد
این یکی از مهم ترین تمایزهای میان علم مواد و مهندسی تراشه است. ممکن است ماده ای از نظر تحرک حامل، Bandgap یا ضخامت بسیار جذاب باشد، اما ترانزیستور ساخته شده با آن عملکرد ضعیفی داشته باشد. چرا؟ چون جریان فقط در کانال تعیین نمی شود. در مسیر جریان، تماس فلزی نیز وجود دارد. اگر مقاومت تماس زیاد باشد، مزیت کانال ممکن است عملا از بین برود. به همین دلیل، یکی از گلوگاه های اصلی الکترونیک دوبعدی در حال حاضر رابط فلز نیمه رسانا است.



✓ مسئله Contact Resistance
در یک ترانزیستور ایده آل، مهندس می خواهد مقاومت تماس میان فلز و نیمه رسانا حداقل باشد. اما در مواد دوبعدی، شرایط بسیار متفاوت است. سطح ماده فاقد برخی پیوندهای آویزان معمول مواد حجیم است و همین ویژگی که از یک جهت مزیت محسوب می شود، ایجاد تماس الکتریکی کم مقاومت را دشوار می کند. در مقیاس های بسیار کوچک، این مشکل بسیار جدی تر می شود. حتی اگر کانال به تنهایی توانایی عبور جریان زیادی داشته باشد، تماس نامناسب می تواند مقاومت کل مسیر را غالب کند. بنابراین یک معیار اساسی برای آینده 2D Electronics چنین است که موفقیت ماده زمانی معنی دار است که ماده، دی الکتریک، تماس فلزی و فرآیند ساخت به صورت یک سیستم یکپارچه عمل کنند.


✓ مسئله Dielectric؛ دومین گلوگاه بنیادی
گیت برای کنترل کانال به یک لایه عایق نیاز دارد.
این لایه باید:
• ضخامت بسیار کنترل شده داشته باشد؛
• نشتی بسیار پایین ایجاد کند؛
• رابط تمیزی با کانال داشته باشد؛
• نقص های الکتریکی کمی ایجاد کند؛
• و در فرآیند ساخت پایدار بماند.
در ماده ای با ضخامت اتمی، چند لایه اتمی ناخالصی یا نقص در رابط می تواند نسبت به ضخامت کل کانال قابل توجه باشد. به همین دلیل، رابط ها در نانوالکترونیک دیگر یک جزئیات ثانویه نیستند. رابط، بخشی از خود دستگاه است.


✓ شکاف اتمی پنهان؛ چرا Interface Engineering به مسئله مرکزی تبدیل شده است؟
یکی از نتایج پژوهشی قابل توجه اخیر نشان داده است که در برخی ترکیب های مواد دوبعدی با لایه های عایق، یک فاصله اتمی بسیار کوچک در رابط ایجاد می شود که می تواند مزیت الکتریکی مورد انتظار را کاهش دهد. این نوع فاصله در مقیاس ماکروسکوپی تقریبا نامرئی است، اما در ابعاد نانومتری می تواند به مانعی جدی برای انتقال بار تبدیل شود. اهمیت این مسئله بسیار بیشتر از یک مشکل ساختاری خاص است.
این یافته یک اصل کلی را برجسته می کند که در نانوالکترونیک، کیفیت رابط ممکن است از خواص حجمی ماده مهم تر شود. در نتیجه، آینده الکترونیک دوبعدی صرفا به کشف «ماده بهتر» وابسته نیست. به مهندسی دقیق رابط ها وابسته است.


✓ از FEOL به BEOL؛ چرا دمای ساخت اهمیت دارد؟
در فرآیند ساخت تراشه، بخشی از ساخت ترانزیستورها در مراحل ابتدایی و بخش دیگری از اتصالات در مراحل بعدی انجام می شود. هرچه بخواهیم ترانزیستورهای جدید را در مراحل بالاتر و نزدیک تر به ساختارهای قبلی ایجاد کنیم، محدودیت دمایی اهمیت بیشتری پیدا می کند. این موضوع برای Monolithic 3D Integration حیاتی است. اگر ماده جدید به دمای بسیار بالا نیاز داشته باشد، ممکن است ساختارهای زیرین را تخریب کند. اما بسیاری از مواد دوبعدی امکان پردازش در دماهای پایین تر را مطرح می کنند. به همین دلیل، 2D Semiconductors فقط برای «ترانزیستور کوچک تر» مورد توجه نیستند؛ بلکه می توانند برای ساخت لایه های فعال جدید روی لایه های قبلی نیز جذاب باشند. مطالعات جدید درباره CFETهای دوبعدی دقیقا بر همین ظرفیت برای یکپارچه سازی سازگار با BEOL تاکید دارند.


✓ CFET سیلیکونی در برابر CFET دوبعدی
دو مسیر اصلی را می توان از یکدیگر تفکیک کرد.

CFET سیلیکونی:
• بر پایه فناوری های پیشرفته CMOS
• سازگارتر با زیرساخت فعلی
• دارای بلوغ بالاتر
• اما دارای محدودیت های حرارتی و فرآیندی بیشتر برای انباشت عمودی

CFET دوبعدی:
• کانال های فوق نازک
• پتانسیل کنترل الکترواستاتیکی بسیار قوی
• امکان پردازش در دماهای پایین تر
• مناسب برای معماری های سه بعدی
• اما با چالش جدی در تماس، دی الکتریک، یکنواختی و تولید انبوه

بنابراین 2D CFET را نباید جایگزین فوری CMOS دانست. در وضعیت فعلی، دقیق تر است که آن را یک مسیر تحقیقاتی بالقوه برای ادامه مقیاس گذاری و یکپارچه سازی سه بعدی بدانیم. این ارزیابی با ادبیات ۲۰۲۶ نیز سازگار است که همچنان موانع ساخت، تماس، دی الکتریک، حرارت و یکپارچه سازی را به عنوان مسائل باز مطرح می کند.


✓ تغییر بزرگ دیگر: انتقال توان به پشت تراشه
یک مشکل مهم در تراشه های بسیار متراکم این است که مسیرهای سیگنال و مسیرهای تغذیه مجبورند از فضای مشابهی استفاده کنند. با افزایش چگالی ترانزیستورها، شبکه تغذیه نیز پیچیده تر می شود.
اگر توان از همان لایه های فلزی مورد استفاده برای سیگنال عبور کند، چند مشکل ایجاد می شود:

• اشغال فضای سیم کشی
• افزایش مقاومت
• افزایش افت ولتاژ
• کوپلینگ نویز
• پیچیدگی Routing
• افزایش ازدحام اتصالات

یکی از راه حل های مهم، Backside Power Delivery است. در این معماری، مسیرهای اصلی توزیع توان به پشت ویفر منتقل می شوند. نتیجه مفهومی بسیار مهم است؛ جلوی تراشه بیشتر برای سیگنال و منطق آزاد می شود و پشت تراشه به زیرساخت توان اختصاص می یابد. این تغییر را باید یکی از نشانه های گذار از «ترانزیستورمحوری» به «سیستم محوری» در مقیاس تراشه دانست.

✓ چرا Backside Power Delivery فقط یک تغییر Routing نیست؟
در نگاه اول ممکن است چنین به نظر برسد که تنها مسیر تغذیه تغییر کرده است.اما این معماری روی کل سیستم اثر می گذارد.
کاهش طول مسیر تغذیه می تواند:
• مقاومت شبکه توان را کاهش دهد؛
• افت ولتاژ را کاهش دهد؛
• جریان های گذرا را بهتر پشتیبانی کند؛
• فضای Frontside را برای سیگنال آزاد کند؛
• و تراکم سیم کشی را کاهش دهد.

از طرف دیگر، ایجاد مسیرهای پشت ویفر خود نیازمند فناوری های جدید برای:
• اتصال عمودی
• تراش و نازک سازی ویفر
• ساخت vias
• کنترل حرارتی
• Alignment
• و قابلیت اطمینان
است.
بنابراین مشکل قدیمی حذف نمی شود؛ به سمت دیگری از ساختار تراشه منتقل و بازطراحی می شود.


✓ نقطه همگرایی CFET و Backside Power
یکی از جالب ترین جنبه های نسل بعدی فناوری CMOS این است که فناوری های مختلف دیگر مستقل از یکدیگر نیستند. CFET تراکم عمودی را افزایش می دهد. Backside Power فضای جلویی را برای سیگنال آزاد می کند. 3D Integration امکان قرارگیری لایه های مختلف روی یکدیگر را فراهم می کند. مواد دوبعدی امکان ایجاد کانال های بسیار نازک و بالقوه سازگار با فرایندهای دمای پایین را مطرح می کنند. این چهار مسیر در کنار یکدیگر می توانند معماری کاملا متفاوتی نسبت به CMOS سنتی ایجاد کنند:
ترانزیستور → لایه فعال → لایه های عمودی → شبکه توان پشت تراشه → اتصالات سه بعدی
در این مدل، دیگر نمی توان «ترانزیستور» را مستقل از Package، Interconnect و Power Delivery طراحی کرد.


✓ یکپارچه سازی سه بعدی؛ مسئله فقط افزایش چگالی نیست
در 3D Integration، چند لایه فعال یا چند نوع تراشه روی یکدیگر قرار می گیرند. این کار می تواند فاصله میان بخش های مختلف سیستم را کاهش دهد. برای مثال، حافظه می تواند به واحد پردازشی نزدیک تر شود. اما افزایش تراکم عمودی یک مشکل جدی ایجاد می کند، حرارت. در یک ساختار دوبعدی، بسیاری از منابع حرارتی روی سطح گسترده تری پخش می شوند. در ساختار سه بعدی، منابع حرارتی روی یک حجم کوچک تر متمرکز می شوند.
مرور پژوهشی منتشرشده در سال ۲۰۲۶ درباره میکروالکترونیک سه بعدی ناهمگن، مدیریت حرارتی را یکی از چالش های اصلی این معماری ها معرفی می کند؛ زیرا تراکم عمودی بالا هم زمان با افزایش کارایی و یکپارچه سازی، مسیرهای دفع حرارت را پیچیده تر می کند.


✓ مسئله حرارتی؛ محدودیت پنهان Scaling
فرض کنید بتوانیم ترانزیستورها را تقریبا بدون محدودیت در سه بعد روی هم قرار دهیم. این به معنی آن نیست که می توانیم توان مصرفی را نیز بدون محدودیت افزایش دهیم. هر ترانزیستور بخشی از انرژی را به گرما تبدیل می کند. در ساختار متراکم سه بعدی، این گرما باید از مسیرهایی با مقاومت حرارتی مشخص خارج شود.

اگر تولید حرارت سریع تر از انتقال آن باشد:
• دمای Junction افزایش می یابد؛
• تحرک حامل ها تغییر می کند؛
• نشتی افزایش می یابد؛
• قابلیت اطمینان کاهش می یابد؛
• و ممکن است عملکرد سیستم به صورت دینامیکی محدود شود.
بنابراین در معماری های آینده، Thermal Design بخشی از Device Design است، نه مرحله ای پس از آن.


✓ از Moore's Law به System Scaling
این تحولات نشان می دهند که مفهوم «مقیاس گذاری» در حال تغییر است. در گذشته سوال اصلی این بود که چگونه ترانزیستور را کوچک تر کنیم؟
اکنون سوال به مجموعه ای از مسائل تبدیل شده است:
• چگونه ترانزیستورها را عمودی روی هم قرار دهیم؟
• چگونه توان را از پشت برسانیم؟
• چگونه اتصالات را کوتاه کنیم؟
• چگونه حرارت را خارج کنیم؟
• چگونه حافظه و منطق را نزدیک کنیم؟
• چگونه مواد جدید را با فرآیند موجود یکپارچه کنیم؟
• چگونه نقص ها و تغییرپذیری نانومقیاس را کنترل کنیم؟
این یعنی مسیر پیشرفت از Device Scaling به سمت System Level Scaling حرکت کرده است.


✓ چرا 2D Electronics هنوز یک فناوری حل شده نیست؟
با وجود پیشرفت های قابل توجه، چند مانع اساسی باقی مانده است.

• Contact
مقاومت تماس باید به اندازه ای پایین برسد که مزیت کانال واقعا در سطح مدار قابل استفاده باشد.

• Dielectric
ایجاد رابط پایدار، یکنواخت و کم نقص میان دی الکتریک و ماده دوبعدی همچنان دشوار است.

• Uniformity
در یک دستگاه منفرد، عملکرد عالی ممکن است کافی باشد. اما در یک تراشه، میلیون ها یا میلیاردها دستگاه باید تقریبا رفتار مشابهی داشته باشند.

• Variability
نقص های اتمی، Vacancies، تغییرات ضخامت و تغییرات رابط می توانند ویژگی ترانزیستور را تغییر دهند.

• Reliability
دستگاه باید نه فقط در لحظه آزمایش، بلکه در طول عمر عملیاتی طولانی پایدار بماند.

• Manufacturing
یک فناوری آزمایشگاهی زمانی فناوری میکروالکترونیک محسوب می شود که بتوان آن را با بازده بالا، تکرارپذیری مناسب و کنترل فرآیندی دقیق تولید کرد. این فاصله میان Device Demonstration و Manufacturable Technology یکی از مهم ترین موانع مسیر 2D Electronics است. مرورهای ۲۰۲۶ نیز همچنان مقیاس پذیری، پایداری و یکنواختی را از موانع کلیدی معرفی می کنند.


✓ از ترانزیستور به مدار؛ آزمون واقعی در سطح سیستم
یک ترانزیستور عالی لزوما یک فناوری IC عالی ایجاد نمی کند.
برای تبدیل Device به Circuit باید بتوان:
• Inverter ساخت؛
• گیت های منطقی ساخت؛
• حافظه ساخت؛
• مدارهای آنالوگ ایجاد کرد؛
• مسیرهای اتصال را کنترل کرد؛
• توان را توزیع کرد؛
• و در نهایت هزاران تا میلیاردها دستگاه را به صورت یکنواخت تولید کرد.
به همین دلیل، حرکت اخیر پژوهش ها از «ساخت یک FET» به سمت مدارهای مجتمع مبتنی بر مواد دوبعدی اهمیت ویژه ای دارد. مرور منتشرشده در سال ۲۰۲۶، پیشرفت های گزارش شده را از ترانزیستورهای منفرد تا گیت های منطقی، مدارهای پیچیده تر، مدارهای سه بعدی، مدارهای محاسبه درون حافظه و مدارهای نورومورفیک بررسی می کند.


✓ نانوالکترونیک فقط برای CMOS نیست
مسیر مهم دیگر، استفاده از مواد دوبعدی در Memristive و Neuromorphic Electronics است. در اینجا هدف دیگر صرفا ساخت ترانزیستور منطقی سریع تر نیست. هدف ایجاد عنصری است که بتواند رفتارهایی مشابه وزن سیناپسی، حافظه محلی و پردازش وابسته به حالت را پیاده سازی کند.
مواد دوبعدی به دلیل:
• ضخامت بسیار کم
• قابلیت مهندسی نقص ها
• رابط های Van der Waals
• رفتارهای الکتریکی و نوری قابل تنظیم
• و امکان ترکیب با ساختارهای حافظه ای
برای این معماری ها جذاب شده اند.
مرورهای جدید ۲۰۲۶ استفاده از مواد دوبعدی را در Memristor، Synaptic Device، In Memory Computing و معماری های نورومورفیک بررسی می کنند.


✓ چرا این مسیر با AI ارتباط مستقیم دارد؟
معماری Von Neumann میان حافظه و پردازنده جدایی ایجاد می کند. در بسیاری از بارهای محاسباتی AI، جابه جایی داده میان حافظه و واحد محاسباتی می تواند سهم بزرگی از انرژی و زمان را مصرف کند. اگر عنصر حافظه بتواند بخشی از محاسبه را نیز انجام دهد، مسیر داده کوتاه تر می شود. در اینجا نانوالکترونیک می تواند به یک مسئله معماری متصل شود:
Device Physics → Memory → Computation
یعنی ویژگی فیزیکی ماده مستقیما وارد معماری محاسباتی می شود. این یکی از مهم ترین تفاوت های نانوالکترونیک نسل جدید با رویکرد سنتی CMOS است.


✓ اما Neuromorphic 2D نیز با یک مانع بنیادی مواجه است
در یک شبکه عصبی مصنوعی، میلیون ها یا میلیاردها وزن باید قابل کنترل و تکرارپذیر باشند. اما یک Device نانومقیاس ذاتا نسبت به نقص ها و تغییرات ساختاری حساس است.
این امر می تواند باعث:
• تغییرپذیری دستگاه به دستگاه
• Drift
• Endurance محدود
• تغییر مشخصه در طول زمان
• غیرخطی بودن
• و پراکندگی پارامترها
شود.
بنابراین یک Memristor عالی در سطح آزمایشگاهی هنوز الزاما یک عنصر محاسباتی مناسب برای یک شبکه بزرگ نیست. این مسئله همان شکاف همیشگی میان Physics Demonstration و System Scalability است.




✓ یک نتیجه مهم: گلوگاه از ترانزیستور به Interface منتقل شده است
اگر روند تاریخی فناوری را دنبال کنیم، می توان چند مرحله را تشخیص داد. در مقیاس های بزرگ تر، مسئله اصلی ساخت ترانزیستور بود. بعد مسئله به کوچک سازی کانال منتقل شد. سپس Gate All Around برای کنترل بهتر کانال مطرح شد.
اکنون با ورود به مقیاس های بسیار کوچک، بسیاری از محدودیت ها در رابط ها و اتصالات ظاهر شده اند:
• Metal–Semiconductor Interface
• Semiconductor–Dielectric Interface
• Layer–Layer Interface
• Contact–Channel Interface
• Wafer–Wafer Interface
• Thermal Interface
این موضوع یک پیام بنیادی دارد، در نانوالکترونیک آینده، مهندسی رابط ها احتمالا به اندازه مهندسی ماده اهمیت خواهد داشت.


✓ همگرایی فناوری ها
مهم ترین پیشرفت فعلی را شاید نباید یک فناوری منفرد دانست.آنچه واقعا در حال شکل گیری است، یک Stack فناوری است:
GAA → CFET → Backside Power → 3D Integration → 2D Materials → Advanced Packaging
هر بخش یک مشکل متفاوت را هدف می گیرد.
GAA کنترل الکترواستاتیکی را بهبود می دهد.
CFET چگالی فضایی را افزایش می دهد.
Backside Power شبکه تغذیه را بازطراحی می کند.
3D Integration فاصله میان عملکردهای مختلف را کاهش می دهد.
مواد دوبعدی مسیر جدیدی برای کانال های فوق نازک و یکپارچه سازی دمای پایین مطرح می کنند. Advanced Packaging نیز اجازه می دهد چند فناوری متفاوت در یک سیستم واحد ترکیب شوند. بنابراین آینده میکروالکترونیک احتمالا متعلق به «یک ترانزیستور جادویی» نیست. متعلق به هم طراحی چند مقیاس و چند فناوری است.


✓ مرز واقعی فناوری کجاست؟
اگر بخواهیم وضعیت فعلی را بدون اغراق ارزیابی کنیم، باید میان سه سطح تمایز قائل شویم.
• سطح اول: امکان فیزیکی
آیا می توان یک Device با ویژگی موردنظر ساخت؟
در بسیاری از حوزه ها پاسخ مثبت است.
• سطح دوم: امکان مداری
آیا می توان Device را در مدار واقعی به کار گرفت؟
در برخی حوزه ها پاسخ مثبت و در برخی دیگر هنوز محدود است.
• سطح سوم: امکان تولید انبوه
آیا می توان میلیاردها Device مشابه را با Yield بالا، قابلیت اطمینان مناسب و هزینه قابل قبول تولید کرد؟
اینجا هنوز بسیاری از فناوری های نانوالکترونیکی با چالش مواجه اند.
این تفکیک برای جلوگیری از برداشت نادرست از اخبار علمی بسیار مهم است.
دستیابی به یک Device آزمایشگاهی با عملکرد ممتاز، معادل دستیابی به نسل بعدی فناوری CMOS نیست.


جدیدترین مسیرهای میکروالکترونیک و نانوالکترونیک در سال ۲۰۲۶ را نمی توان صرفا به «کوچک تر شدن ترانزیستور» خلاصه کرد. مسیر فناوری به طور مشخص در حال حرکت به سمت سه بعدی شدن، ناهمگن شدن و سیستم محورشدن است. CFET تلاش می کند محدودیت سطح را با استفاده از بعد عمودی کاهش دهد. Backside Power تلاش می کند شبکه توزیع توان را از فضای بحرانی Frontside خارج کند. یکپارچه سازی سه بعدی تلاش می کند فاصله فیزیکی میان محاسبه، حافظه و سایر عملکردها را کاهش دهد. نیمه رساناهای دوبعدی تلاش می کنند با ارائه کانال های فوق نازک، کنترل الکترواستاتیکی را در مقیاس های بسیار کوچک حفظ کنند و هم زمان امکان معماری هایی مانند 2D CFET و یکپارچه سازی سه بعدی دمای پایین را فراهم آورند. اما مهم ترین نکته این است که هیچ یک از این فناوری ها به تنهایی مشکل مقیاس گذاری را حل نمی کنند.