معماری محاسباتی جبر ادراک معنا (CAS)

معماری محاسباتی جبر ادراک معنا (CAS)

مدل سازی ریاضی، معماری سخت افزاری و تحلیل پیچیدگی برای پردازش حالت های معنایی

محمد حجتی فرد (استاد سرجودی)

پژوهشگر بنیان گذار و معمار ارشد نظریه هوش و شناخت بازتابی (RCT)

معمار نظریه ژنوم ادراک معنا و معماری محاسباتی Corebit / CoreCell / CoreChip

نوع مقاله: نظری محاسباتی و معماری پیشنهادی

چکیده

رایانش متعارف عمدتا بر نمایش دودویی، محاسبات عددی و در معماری های هوش مصنوعی مدرن بر تنسورها و عملیات ضرب جمع استوار است. این رویکرد برای بسیاری از مسائل عددی و یادگیری ماشین بسیار موفق بوده است؛ بااین حال، بخش قابل توجهی از مسائل تصمیم گیری، طبقه بندی و استدلال دارای ساختاری گسسته هستند که در آن وضعیت یک مفهوم می تواند به صورت «مخالفت»، «نامعین/خنثی» یا «تایید» مدل شود.

این مقاله چارچوبی پیشنهادی با عنوان جبر ادراک معنا (Algebra of Meaning Perception — CAS) ارائه می کند که در آن بخشی از وضعیت های مرتبط با معنا، به جای نمایش صرفا عددی یا برداری، در یک فضای گسسته سه حالته تعریف می شوند:

C = {−1, 0, +1}

در این چارچوب، سه مقدار فوق به صورت عملیاتی می توانند به ترتیب نماینده وضعیت هایی مانند رد/مخالفت، خنثی/نامعین و تایید/پذیرش باشند. این نگاشت یک قرارداد محاسباتی است و ادعا نمی کند که «معنا» در مغز انسان ذاتا سه حالته است. برای یک بردار n-بعدی، فضای حالت به صورت Sₙ = Cⁿ تعریف می شود و بنابراین |Sₙ| = 3ⁿ است.

مقاله سپس عملگرهای پایه CAS، از جمله AND، OR، NOT و Neutral Alternative، مفهوم Reflection، واحد محاسباتی Corebit، سلول محاسباتی CoreCell و معماری آرایه ای CoreChip را تعریف می کند. سپس نگاشت جبر به منطق سخت افزاری، حافظه معنایی، معماری ALU، پیچیدگی زمانی و فضایی، مصرف انرژی، تاخیر، ارتباطات داخلی و روش ارزیابی تجربی بررسی می شوند.

فرض اصلی این مقاله آن است که اگر بخش قابل توجهی از یک وظیفه محاسباتی را بتوان به صورت حالت های معنایی گسسته، محلی، کم دقت و قابل انعکاس نمایش داد، ممکن است بتوان بخشی از محاسبات، حافظه و جابه جایی داده را حذف یا کاهش داد. این مقاله ادعای برتری تجربی CAS یا CoreChip نسبت به GPU، Transformer، FPGA، ASIC یا معماری های نورومورفیک را مطرح نمی کند؛ برعکس، معیارهای دقیق و قابل ابطال برای آزمون چنین ادعایی ارائه می کند.

کلیدواژه ها: جبر ادراک معنا، CAS، Corebit، CoreCell، CoreChip، محاسبات معنایی، محاسبات سه حالته، منطق سه ارزشی، محاسبات بازتابی، معماری شتاب دهنده، پردازش گسسته، حافظه معنایی، محاسبات کم مصرف.

۱. مقدمه

رایانه های امروزی در سطح فیزیکی عمدتا بر حالت های دودویی {۰،۱} بنا شده اند، اما در سطح معماری، لایه های بسیار پیچیده ای برای پردازش اعداد، بردارها، ماتریس ها، تنسورها و مدل های احتمالاتی روی این زیرساخت ساخته شده است. در هوش مصنوعی مدرن، این روند به اوج خود رسیده است: یک ورودی متنی می تواند به توکن تبدیل شود، توکن ها به بردارهای embedding نگاشت شوند و سپس از طریق لایه های متعدد Transformer پردازش شوند.

این معماری برای مسائل عمومی بسیار قدرتمند است، اما سوال مهندسی دیگری مطرح می شود: آیا برای هر مسئله ای لازم است تمام اطلاعات ورودی به فضای عددی با ابعاد بالا منتقل شود؟ برای مثال، در یک مسئله تصمیم گیری ممکن است خروجی موردنیاز صرفا یکی از سه حالت Reject، Neutral یا Accept باشد. در چنین شرایطی، بخش بزرگی از محاسبات عددی ممکن است صرفا برای رسیدن به یک حالت گسسته نهایی انجام شود.

CAS از این نقطه شروع می کند. هدف CAS جایگزینی تمام محاسبات عددی نیست؛ بلکه پیشنهاد یک لایه محاسبات حالت محور برای وظایفی است که ذاتا یا به صورت قراردادی قابل نمایش در فضای گسسته باشند.

۲. تعریف مسئله

زنجیره عمومی مسئله به شکل زیر تعریف می شود:

Input → Perception → Meaning State → Reflection → Decision

یعنی: (۱) دریافت ورودی، (۲) استخراج ویژگی یا ادراک، (۳) تبدیل آن به حالت معنایی، (۴) بازتاب و ارزیابی مجدد حالت، و (۵) تصمیم گیری. بنابراین مسئله اصلی این مقاله چنین است: آیا می توان بخشی از مرحله «حالت معنایی» را به یک فضای محاسباتی گسسته، قابل تعریف ریاضی، قابل پیاده سازی سخت افزاری و قابل اندازه گیری تبدیل کرد؟ اگر پاسخ مثبت باشد، مسئله بعدی این است که آیا این نمایش می تواند در برخی وظایف باعث کاهش عملیات، حافظه، ارتباطات، تاخیر یا انرژی شود؟

۳. بنیان ریاضی CAS

مجموعه پایه CAS به صورت C = {−۱، ۰، +۱} تعریف می شود. یک تفسیر عملیاتی ممکن عبارت است از:

−۱ : رد، مخالفت یا ناسازگاری

۰ : خنثی، نامعین یا فاقد تصمیم

+۱ : تایید، پذیرش یا سازگاری

نکته بسیار مهم این است که این تفسیر قراردادی و وابسته به وظیفه است. بنابراین نمی توان نتیجه گرفت که Meaning = {−۱، ۰، +۱}؛ بلکه گزاره علمی دقیق تر چنین است: برخی وضعیت های مرتبط با معنا را می توان برای یک وظیفه مشخص در فضای سه حالته CAS کدگذاری کرد.

۴. فضای حالت سه ارزشی

برای n متغیر معنایی: Sₙ = Cⁿ و بنابراین |Sₙ| = ۳ⁿ. برای مثال: C¹ = ۳، C² = ۹، C³ = ۲۷، C⁴ = ۸۱. بنابراین اگر یک CoreCell دارای سه محور مستقل باشد، تعداد وضعیت های ممکن برابر است با ۳³ = ۲۷. این عدد یک نتیجه مستقیم از ریاضیات فضای سه ارزشی است و ادعای تجربی درباره مغز یا ساختار طبیعی معنا نیست.

۵. بردار سه محوره ادراک معنا

یک CoreCell سه محوره می تواند به صورت Cᵢ = (xᵢ، yᵢ، zᵢ) تعریف شود که هر مولفه از مجموعه C انتخاب می شود. برای نمونه، سه محور می توانند در یک کاربرد خاص چنین تعریف شوند: x = Acceptance، y = Compatibility، z = Goal Alignment. در کاربرد دیگر همین سه محور می توانند چیز دیگری باشند. بنابراین CAS یک اصل مهم دارد: معنا از پیش در سه محور ثابت تعریف نمی شود؛ محورهای معنایی توسط مسئله و کاربرد تعیین می شوند.

۶. عملگرهای CAS

۶.۱ عملگر AND

با فرض ترتیب −۱ < ۰ < +۱ می توان AND را به صورت عملگر minimum تعریف کرد: a ∧ b = min(a,b). مثلا (+۱) ∧ (+۱) = +۱، (+۱) ∧ ۰ = ۰، (+۱) ∧ (−۱) = −۱ و ۰ ∧ (−۱) = −۱.

۶.۲ عملگر OR

به صورت a ∨ b = max(a,b) تعریف می شود. بنابراین (−۱) ∨ (+۱) = +۱، ۰ ∨ (+۱) = +۱ و (−۱) ∨ ۰ = ۰.

۶.۳ عملگر NOT

تعریف: NOT(a) = −a. بنابراین NOT(+۱) = −۱، NOT(−۱) = +۱ و NOT(۰) = ۰. این عملگر دارای خاصیت involution است: NOT(NOT(a)) = a.

۶.۴ عملگر Neutral Alternative

یک تعریف کاندید: NA(a,b) برابر است با a اگر a = b و برابر است با ۰ اگر a ≠ b. این عملگر باید در آزمون های آینده با سایر تعاریف ممکن مقایسه شود. بنابراین این تعریف یک انتخاب معماری پیشنهادی است، نه یک قانون ریاضی یکتا.

۷. از ورودی تا حالت معنایی

ورودی خام را با X نشان می دهیم. یک رمزگذار معنایی تعریف می کنیم: f : X → Cᵏ. در نتیجه M = f(X) که M حالت معنایی ورودی است. سپس M′ = R(M, X, Q) که R عملگر بازتاب است و Q می تواند شامل زمینه، قواعد یا دانش موردنیاز باشد. در نهایت D = g(M, M′) تصمیم نهایی را تولید می کند.

۸. معماری پیشنهادی CAS

معماری کلی به صورت زنجیره زیر پیشنهاد می شود:

Input → Semantic Encoder → Corebit Array → CoreCell Processing

→ CAS ALU → Reflection Unit → Semantic State Memory

→ Validator → Decision Unit

۹. Corebit

Corebit کوچک ترین واحد پیشنهادی حالت معنایی است: qᵢ ∈ {−۱، ۰، +۱}. برخلاف بیت معمولی که bᵢ ∈ {۰،۱} است، یک Corebit سه وضعیت دارد. از دید نظری، مقدار اطلاعات یک متغیر سه حالته با توزیع یکنواخت برابر است با H = log₂(۳) ≈ ۱٫۵۸۵ بیت. در پیاده سازی ساده می توان از دو بیت استفاده کرد (مثلا ۰۰ برای −۱، ۰۱ برای ۰، ۱۰ برای +۱ و ۱۱ به عنوان رزرو). بنابراین هزینه فیزیکی اولیه دو بیت برای هر Corebit خواهد بود، مگر اینکه معماری فشرده سازی یا کدگذاری پایه سه به کار گرفته شود.

۱۰. CoreCell و CoreChip

چند Corebit می توانند یک CoreCell بسازند. برای سه محور: CoreCellᵢ = (qᵢ₁، qᵢ₂، qᵢ₃) که هر qᵢⱼ ∈ C و بنابراین |CoreCell| = ۲۷ حالت مختلف دارد. CoreCell می تواند کوچک ترین واحدی باشد که یک حالت معنایی چندمحوره را نگهداری می کند.

اگر مجموعه ای از CoreCellها را داشته باشیم: CoreChip = {C₁، C₂، …، Cₙ} می توان CoreChip را به عنوان یک آرایه پردازشی تعریف کرد. اجزای پیشنهادی عبارت اند از: CoreCell Array، CAS ALU، Reflection Unit، Local Semantic Memory، Routing Network، Validator، Decision Unit و Synchronization Unit.

۱۱. نگاشت جبر به سخت افزار و CAS ALU

زنجیره پیاده سازی: CAS Operation → Truth Table → Logic Network → Circuit → ALU. برای مثال AND = min می تواند با مقایسه و انتخاب پیاده سازی شود و OR = max نیز به مدار مشابهی نیاز دارد. برای NOT، نگاشت −۱ ↔ +۱ و ۰ → ۰ کافی است.

یک CAS ALU پیشنهادی می تواند دستورهای زیر را پشتیبانی کند: CAS_AND، CAS_OR، CAS_NOT، CAS_NA، CAS_COMPARE، CAS_SELECT، CAS_REFLECT، CAS_VALIDATE، CAS_STORE و CAS_LOAD. در نتیجه معماری دیگر صرفا یک ALU عددی نیست، بلکه یک واحد پردازش حالت معنایی (Semantic-State Processing Unit) خواهد بود.

۱۲. حافظه معنایی و محاسبه نزدیک به حافظه

حافظه متعارف {۰،۱}ᴺ است. حافظه CAS به صورت {−۱، ۰، +۱}ᴺ خواهد بود. می توان معماری پیشرفته تری تعریف کرد: Memoryᵢ = (Stateᵢ، Contextᵢ، Reflectionᵢ). در این حالت حافظه تنها مقدار وضعیت را نگهداری نمی کند؛ بلکه می تواند زمینه و وضعیت بازتابی آن را نیز ذخیره کند.

یکی از هزینه های مهم معماری های امروزی انتقال داده میان پردازنده و حافظه است. در معماری پیشنهادی، اصل «Compute where the semantic state resides» حاکم است. این اصل با ایده های محاسبات درون حافظه ای موجود در ادبیات معماری کامپیوتر هم راستا است، اما CAS منطق معنایی خاص خود را پیشنهاد می کند.

۱۳. پیچیدگی زمانی، فضایی و سخت افزاری

برای یک عملیات محلی روی n وضعیت: T(n) = O(n). اگر همه عناصر کاملا مستقل باشند و سخت افزار به اندازه کافی موازی در اختیار باشد، عمق محاسبات می تواند به صورت نظری به O(۱) نزدیک شود. البته این به معنی سرعت بی نهایت نیست؛ بلکه بیانگر تفاوت میان تعداد عملیات و عمق بحرانی محاسبات است.

Reflection می تواند بسیار ساده یا بسیار پیچیده باشد. اگر هر عنصر فقط خودش را بررسی کند: T_R(n) = O(n)، اما اگر هر عنصر با تمام عناصر دیگر مقایسه شود: T_R(n) = O(n²). بنابراین ادعای T = O(n) فقط برای عملیات محلی صحیح است و نباید به کل معماری تعمیم داده شود.

از نظر اطلاعات نظری: S(n) ≈ ۱٫۵۸۵n بیت اطلاعاتی است. ولی اگر برای هر Corebit از دو بیت استفاده شود: S_physical = ۲n خواهد بود. بنابراین باید میان ظرفیت اطلاعاتی، کدگذاری فیزیکی، سربار context، metadata و routing تمایز گذاشت.

۱۴. مدل انرژی و هزینه ارتباطات

برای یک عملیات CMOS می توان تقریب زد: E_op ≈ αCV². انرژی کل: E_total = E_compute + E_memory + E_communication + E_control. بنابراین اگر CAS واقعا باعث کاهش انتقال داده شود، ممکن است مزیت انرژی آن از کاهش خود عملیات منطقی مهم تر باشد.

یکی از فرضیه های مهم CoreChip این است که محلی سازی حالت معنایی می تواند حجم بیت های انتقالی (B_comm) را کاهش دهد و در نتیجه E_comm = B_comm × e_bit کاهش یابد.

۱۵. مقایسه با معماری های موجود

تفاوت اصلی پیشنهادی در سطح مفهومی است: محاسبات دودویی یا عددی به سوی Symbolic/Boolean State حرکت می کند، در حالی که CAS به سوی Task-Defined Semantic State حرکت می کند. شبکه عصبی معمولا x ∈ ℝⁿ را پردازش می کند، در حالی که CAS روی x ∈ Cⁿ کار می کند. اما شبکه عصبی می تواند ویژگی ها را از داده خام یاد بگیرد، در حالی که CAS برای تبدیل ورودی به حالت معنایی به یک encoder نیاز دارد. بنابراین Cost_total = Cost_encoding + Cost_CAS است. اگر هزینه encoder بسیار بزرگ باشد، مزیت CAS ممکن است از بین برود.

BitNet و BitNet b1.58 نمونه مهمی از استفاده از حالت های سه ارزشی در شبکه های عصبی مدرن هستند. تفاوت بنیادی CAS در این مقاله این است: BitNet از حالت های سه ارزشی برای پارامترهای شبکه عصبی استفاده می کند (Ternary Neural Parameterization)، در حالی که CAS از حالت سه ارزشی به عنوان نمایش محاسباتی وضعیت معنایی استفاده می کند (Ternary Semantic State Computation). این دو حتی می توانند در آینده ترکیب شوند.

معماری های نورومورفیک از نظر رویدادمحوری، موازی سازی، locality، sparsity و پردازش نزدیک به داده با ایده CoreChip نقاط مشترکی دارند. اما CAS الزاما از مدل نورون/سیناپس استفاده نمی کند. CoreChip یک معماری state-centric است، نه الزاما neuron-centric.

۱۶. فرضیه های آزمایشی و معیارهای ارزیابی

فرضیه های اصلی قابل آزمون عبارت اند از:

H1: CAS بتواند نمایش فشرده تری برای برخی وظایف ایجاد کند.

H2: CAS تعداد عملیات غیرضروری را کاهش دهد.

H3: Semantic Filtering حجم محاسبات را کاهش دهد.

H4: Local Semantic Memory ارتباطات را کاهش دهد.

H5: Reflection باعث افزایش کیفیت تصمیم شود.

H6: CoreChip در برخی workloadهای مشخص، انرژی و تاخیر پایین تری از baseline داشته باشد.

معیارهای سخت افزاری پیشنهادی شامل Latency، Throughput، Energy/Task، Energy/Op، Memory، Bandwidth، Communication، Area، Accuracy، سازگاری معنایی (MC)، بهره بازتابی (RG) و فشردگی نمایش (SC) هستند. یک معیار مناسب تر: E_correct = E_total / N_correct است که انرژی را به ازای تصمیم صحیح می سنجد.

۱۷. مسیر تحقیق و توسعه

مسیر پیشنهادی برای تبدیل این چارچوب نظری به فناوری قابل ارزیابی:

مرحله ۱: تعریف رسمی جبر CAS و تکمیل جداول حقیقت

مرحله ۲: ساخت شبیه ساز نرم افزاری

مرحله ۳: تعریف دقیق Corebit و CoreCell و ISA

مرحله ۴: طراحی RTL

مرحله ۵: پیاده سازی FPGA و اندازه گیری latency و energy

مرحله ۶: طراحی ASIC آزمایشی

مرحله ۷: مقایسه end-to-end با baselineهای استاندارد

۱۸. نتیجه گیری

این مقاله یک معماری محاسباتی پیشنهادی برای پردازش برخی حالت های مرتبط با معنا ارائه کرد که بر فضای سه ارزشی C = {−۱، ۰، +۱} استوار است. در این چارچوب، Corebit واحد پایه حالت، CoreCell واحد چندمحوره حالت و CoreChip آرایه پردازشی حالت های معنایی است. CAS عملیات پایه مانند AND، OR، NOT و NA را تعریف می کند و با افزودن Reflection، یک چرخه State → Compute → Reflect → Validate → Update ایجاد می شود.

مهم ترین ادعای مهندسی معماری این نیست که «سه حالته بودن ذاتا بهتر از دودویی است». بلکه ادعای اصلی این است: اگر بتوان بخشی از یک workload را به حالت های معنایی گسسته، کم دقت، محلی و قابل فیلتر تبدیل کرد، می توان بالقوه بخشی از محاسبات، حافظه و انتقال داده غیرضروری را حذف کرد. این ادعا کاملا قابل آزمون است.

از این دیدگاه، CAS یک جایگزین عمومی برای CPU، GPU یا Transformer معرفی نمی شود؛ بلکه یک پارادایم محاسبات حالت محور و معنایی پیشنهادی است که می تواند در آینده در کنار معماری های عددی، شبکه های عصبی کم دقت، محاسبات درون حافظه ای و معماری های بازتابی مورد آزمایش قرار گیرد. ارزش واقعی CAS و CoreChip باید نه از طریق تشبیه، بلکه از طریق Benchmark → RTL → FPGA → ASIC → End-to-End Measurement مشخص شود.

هسته معماری پیشنهادی را می توان در این زنجیره خلاصه کرد:

Input → Semantic Encoding → Corebit → CoreCell → CAS → Reflection → Validation → Decision

و فرضیه مهندسی اصلی: Semantic State + Sparsity + Locality + Ternary Computing + Reflection ⇒ Potentially Less Computation. علامت ⇒ در اینجا فرضیه قابل آزمون است، نه نتیجه اثبات شده.

منابع منتخب

۱. Wang, H., Ma, S., Ma, L., et al. (2025). BitNet: 1-bit Pre-training for Large Language Models. Journal of Machine Learning Research.

۲. Ma, S., Wang, H., Ma, L., et al. (2024). The Era of 1-bit LLMs: All Large Language Models are in 1.58 Bits. arXiv.

۳. Wang, J., Zhou, H., Song, T., et al. (2025). Bitnet.cpp: Efficient Edge Inference for Ternary LLMs. arXiv.

۴. Huang, Y., Ando, T., Sebastian, A., et al. (2024). Memristor-based hardware accelerators for artificial intelligence. Nature Reviews Electrical Engineering.

۵. Sebastian, A., Le Gallo, M., Khaddam-Aljameh, R., & Eleftheriou, E. (2020). Memory devices and applications for in-memory computing. Nature Nanotechnology.