بررسی و شبیه‌سازی تأثیر میزان غلظت ناخالصی زیرلایه بر زمان تأخیر کلیدزنی در ترانزیستورهای اثر میدان UTBB 22nm سیلیکون روی عایق دولایه

Publish Year: 1399
نوع سند: مقاله ژورنالی
زبان: Persian
View: 251

This Paper With 7 Page And PDF Format Ready To Download

  • Certificate
  • من نویسنده این مقاله هستم

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این Paper:

شناسه ملی سند علمی:

JR_JIAE-18-1_005

تاریخ نمایه سازی: 3 اسفند 1399

Abstract:

در این مقاله ابتدا ساختار ترانزیستورهای UTBB تمام تخلیه سیلیکون روی عایق دو لایه را بررسی می‌کنیم. اهمیت محاسبه زمان تأخیر برای ترانزیستورهای UTBB تمام تخلیه سیلیکون روی عایق در آنجا دیده می‌شود که علی‌رغم فواید بایاس مستقیم زیرلایه  همیشه نمی‌توان به زیرلایه بایاس مستقیم اعمال کرد و برای داشتن مصالحه بین سرعت و نشتی لازم است ابتدا زیرلایه در حالت بدون بایاس باشد تا میزان نشتی ثابت بماند سپس بایاس مستقیم را برای داشتن حداکثر سرعت ترانزیستور اعمال کرد. سرعت کلیدزنی این عمل باید بسیار زیاد باشد. زمان تأخیر ترانزیستور در کلیدزنی ولتاژ زیرلایه متأثر از میزان ناخالصی زیرلایه است و هر چه میزان ناخالصی زیر لایه افزایش یابد زمان تأخیر کمتر خواهد بود. به‌نحوی‌که برای غلظت زیر لایه برابر1015 زمان تأخیر 1 میکروثانیه است و برای غلظت زیرلایه برابر 1018 این زمان به 0.03 نانوثانیه کاهش می‌یابد. درنتیجه غلظت زیرلایه بر زمان روشن شدن ترانزیستور اثر دارد و باید به‌عنوان یک فاکتور مهم در طراحی مدار لحاظ گردد، چراکه وقتی ترانزیستور به حالت پایدار برسد، زمان تأخیر می‌تواند باعث ایجاد نویز و جیتر در سیگنال خروجی مدارات دیجیتال شود.

Keywords:

Authors

آرش دقیقی

Faculty of Engineering, Shahrekord University

زهرا حسینی

Faculty of Engineering, Shahrekord University

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :
  • [1] T. Sakurai, A. Matsuzawa, and T. Douseki, "Fully-depleted SOI ...
  • [2] N. Planes, O. Weber, V. Barral, S. Haendler, D. ...
  • [3]W.Chang, Ch.Shih, J.Wu, Sh.Lin, L. Cin, W.Yeh, "Back-biasing to Performance ...
  • ]4[قبادی، افضلی کوشا،"بررسی و مدل‌سازی اثر ناپایداری در دمای بالا ...
  • ]5[حسن‌زاده، دانائی،"یک راهکار جدید برای کاهش جریان نشتی درکلیدهای "CMOS، ...
  • [6] D. Jacquet, F. Hasbani, P. Flatresse, R. Wilson, F. ...
  • [7] H. Cheng, M. Baas, "Dynamic voltage and ...
  • [8] S. Ben, G and B. Sanjay Kumar," Solid State ...
  • [9]International Technology Roadmap for Semiconductors (ITRS), http://public.itrs.net/ ...
  • [10]A. Daghighi, " Double insulating silicon-on-diamond device," USPTO patent, US9077588 ...
  • [11] A.Daghighi, "A novel structure to improve DIBL in fully-depleted ...
  • [12] DESSIS Manual, ISE Integrated System Engineering, Version 10.0. ...
  • ]13[سپهری, دقیقی، "به دست آوردن رابطه‌ی ولتاژ آستانه در ماسفت‌های ...
  • [1] T. Sakurai, A. Matsuzawa, and T. Douseki, "Fully-depleted SOI ...
  • [2] N. Planes, O. Weber, V. Barral, S. Haendler, D. ...
  • [3]W.Chang, Ch.Shih, J.Wu, Sh.Lin, L. Cin, W.Yeh, "Back-biasing to Performance ...
  • ]4[قبادی، افضلی کوشا،"بررسی و مدل‌سازی اثر ناپایداری در دمای بالا ...
  • ]5[حسن‌زاده، دانائی،"یک راهکار جدید برای کاهش جریان نشتی درکلیدهای "CMOS، ...
  • [6] D. Jacquet, F. Hasbani, P. Flatresse, R. Wilson, F. ...
  • [7] H. Cheng, M. Baas, "Dynamic voltage and ...
  • [8] S. Ben, G and B. Sanjay Kumar," Solid State ...
  • [9]International Technology Roadmap for Semiconductors (ITRS), http://public.itrs.net/ ...
  • [10]A. Daghighi, " Double insulating silicon-on-diamond device," USPTO patent, US9077588 ...
  • [11] A.Daghighi, "A novel structure to improve DIBL in fully-depleted ...
  • [12] DESSIS Manual, ISE Integrated System Engineering, Version 10.0. ...
  • ]13[سپهری, دقیقی، "به دست آوردن رابطه‌ی ولتاژ آستانه در ماسفت‌های ...
  • نمایش کامل مراجع