طراحی یک هسته پردازشی کدگشای VITERBI
Publish place: 14th Iranian Student Conference on Electrical Engineering
Publish Year: 1390
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 906
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ISCEE14_051
تاریخ نمایه سازی: 31 مرداد 1390
Abstract:
کدگشای به دلیل کارایی خیرهکنندهاش در بهحداقل رساندن نرخ خطای بیت، در اکثر سیستمهای مخابراتی مورد استفاده قرار میگیرد. در این مقاله طراحی و پیادهسازی قسمتهای مختلف کدگشایVITERBI در قالب بلوکهای سختافزاری بهینه مورد بررسی قرار گرفته است. مهمترین مشخصه طراحی در این پیادهسازی، استفاده از نرخ کد1/2 و طول محدودیت 9 میباشد. هسته پردازشی مورد نظر توسط نرم افزار ALDEC RIVIERA-PROو با استفاده از زبان Verilog توصیف و شبیهسازی شده است.
Keywords:
Authors
وحید لطف اللهی کلجاهی
دانشگاه آزاد اسلامی واحد قزوین
حمیدرضا بخشی
دانشگاه آزاد اسلامی واحد قزوین
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :