ارائه یک روش جهت افزایش قابلیت اطمینان و کارایی درسیستم های چندهسته ای

Publish Year: 1392
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 1,760

This Paper With 5 Page And PDF Format Ready To Download

  • Certificate
  • من نویسنده این مقاله هستم

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این Paper:

شناسه ملی سند علمی:

CECIT01_491

تاریخ نمایه سازی: 14 شهریور 1392

Abstract:

اشعه های کیهانی باعث رخداد اشکالات نرم دریک سیستم کامپیوتری میشوند که بخش اعظمی ازاین اشکالات نرم درحافظه نهان اتفاق می افتد بنابراین حافظه نهان نقش مهمی درقابلیت اطمینان پردازنده ها ایفا می کند طراحان پردازنده ها با استفاده ازتخمین اسیب پذیری ساختارمیتوانند نرخ اشکالات نرم را درپردازنده های محاسبه کنند دراین مقاله روشی جهت کاهش اسیب پذیری سطح دوم حافظه نهان بادرنظر گرفتن کارایی پردازنده درسیستم های چندهسته ای پیشنهاد شده است دراین روش با استفاده ازدسته بندی حافظه های نهان دریک سیستم16 هسته ای به گروه های 2و4و8و16 تایی و کاهش نرخ نبود داده درآنها اسیب پذیری حافظه نهان را کاهش داده ایم و ازطرفی دیگر با این روش کارایی سیستم نیز افزایش پیدا کرده است

Keywords:

پردازنده چندهسته ای , فاکتور آسیب پذیری سطح معماری , اجرای صحیح درسطح معماری

Authors

سیما سینایی

دانشگاه تهران

رابعه شریفی راد

دانشگاه صنعتی سیرجان

الناز قدس ولی

دانشگاه امیرکبیر

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :
  • R. Baumann, _ _ iation-induced soft errors in advanced semiconductof ...
  • microprocessor with built-in concurrent error- fetection, " Proc. of 27th ...
  • S.Mitra, N. Seifert, M. Zhang, Q. Shi and K. _ ...
  • W. Zhang, S. Gurumurthi, M. Kandemir, and A. S i ...
  • S.Z. Shazli, M. Abdul-Aziz, M.B. Tahoori, and field analysis of ...
  • microprocess ors used in information systems, in IEEE International Test ...
  • K. Reick, P. N. Sanda, S. Swaney, J. W. Kellington, ...
  • Athl on (TM) 64Processor, Technical 2004. ...
  • S. Rusu, H. Muljono, and B. Cherkauer, "Itanium 2 processor ...
  • SunMi crosystems Inc. OpenSPARC T2 system On-Chip (SOC) mi croarchitectur ...
  • H. Ando, K. Seki, S. Sakashita, M. Aihara, R. Kan, ...
  • H. Asadi, V. Sridharan, M. B. Tahoori, and D. Kaeli, ...
  • S. S. Mukherjee, J. Emer, S. K. Reinhardt, _ soft ...
  • Li X, Adve S V, Bose P, et al, "Architecture ...
  • Systems and Networks (DSN07), 2007. ...
  • . S. Mukherjee et al., _ systematic methodology to compute ...
  • Systems and Networks (DSN-32), 2002. ...
  • P. Liden, P. Dahlgren, R. Johansson, and J. Karlsson, "On ...
  • Networks, " Proc. of the 24th Symp. on Fault- Tolerant ...
  • A. Biswas, R. Cheveresan, J. Emer, S. S. Mukherjee, P. ...
  • B. M. Beckmann, M. R. Marty, and D. A. Wood. ...
  • S. S.Mukherjee, C.Weaver, J. Emer, S. K. Asystematic ...
  • methodology to compute the architectural vulnerability factors for a high ...
  • نمایش کامل مراجع