طراحی و بهینه سازی فلیپ فلاپ فعال شونده با پالس با توان مصرفی کم و سرعت بالا جهت استفاده در TDC
Publish place: National Conference of Technology, Energy & Data on Electrical & Computer Engineering
Publish Year: 1394
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 754
This Paper With 7 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
TEDECE01_266
تاریخ نمایه سازی: 30 آبان 1394
Abstract:
امروزه مبدلهای زمان به دیجیتال به دلیل دقت و سرعت بالای آنها و برطرف کردن مشکلات حوزه آنالوگ، مورد توجه ویژه ای قرار گرفته اند. در این مقاله فلیپ فلاپ بهینه شده جهت استفاده داخل ساختار - TDC پیشنهاد شده است. این فلیپ فلاپ فعال شونده با پالس قادر به - clock gating میباشد و توان مصرفی کمتر و سرعت بیشتری نسبت به سایر فلیپ فلاپهای مشابه خود دارد. با توجه به اینکه در فلیپ فلاپ پیشنهاد شده مدار جداگانهای تولید پالس ساعت را انجام میدهد، میتوان مدار مولد پالس را به صورت اشتراکی بین چندین لچ استفاده کرد، که کاهش بیشتر توان مصرفی را در پی دارد. کلیه شبیه سازیهای مریوط به TDC 23 بیتی توسط نرم افزار HSPICE با فناوری 90nm CMOS انجام شده است که نتایج حاصل شده نشان میدهد مبدلی که از فلیپ- فلاپ پیشنهادی در ساختار آن استفاده شده نسبت به مبدلی که از فلیپ فلاپ دیگری داخل ساختار آن استفاده شده، دارای 14/8درصد بهبود درکاهش توان مصرفی و12/3درصد بهبود درمقدار PDP حاصل ضرب توان و تاخیر میباشد
Authors
بهاره بهزادی
دانشجوی کارشناسی ارشد الکترونیک دانشگاه کاشان
حسین کریمیان
هیئت علمی دانشکده برق و کامپیوتر دانشگاه کاشان
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :