تحلیل تطبیقی و طراحی یک فلیپ فلاپ کم مصرف و کارآمد
Publish place: 18th Conference on Electrical Engineering OF Iranian Student
Publish Year: 1394
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 733
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ISCEE18_106
تاریخ نمایه سازی: 12 تیر 1395
Abstract:
یکی از روشهای کاهش توان در سیستمهای دیجیتالی کاهش ولتاژ تغذیه می باشد. در این مقاله یک فلیپ فلاپ جدید تحریک شونده با پالس معرفی شده است که از تکنیک کاهش ولتاژ تغذیه جهت کاهش توان مصرفی دینامیک و همچنین از تکنیک کنترل خودی ولتاژ (SVL) برای کاهش توان نشتی استفاده شده است. طراحی این فلیپ فلاپ به گونه ای صورت گرفته که علاوه بر کاهش مصرف توان دینامیک و نشتی، تاخیر مدار نیز کاهش داشته است. شبیه سازی ها با استفاده از نرم افزار HSPICE و در تکنولوژی 90nm bulk انجام شده است. طبق نتایج حاصل شده از شبیه سازی، مدار پیشنهادی از نظر معیارPDP در رتبه اول نسبت به دیگر ساختارهای مشابه مورد مطالعه قرار دارد. بر اساس نتایج حاصله، مدار پیشنهادی به طور متوسط 61.2 درصد نسبت به مدارهای مقایسه شده بهبود در معیار PDP داشته است. همچنین از نظر مصرف توان نشتی مدار پیشنهادی به طور متوسط 79.6 درصد نسبت به ساختارهای مقایسه شده صرفه جویی در مصرف توان داشته است.
Keywords:
Authors
احسان استیری
دانشجوی کارشناسی ارشد برق- الکترونیک ، دانشگاه آزاد اسلامی واحد علوم و تحقیقات خراسان رضوی
مجید بقایی نژاد
استادیار گروه مهندسی برق ، دانشکده مهندسی برق و کامپیوتر ، دانشگاه حکیم سبزواری
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :