طراحی سلول تاخیر کنترل شده با ولتاژ باگستره ی فرکانسی وسیع و توان پایین

Publish Year: 1394
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 579

This Paper With 9 Page And PDF Format Ready To Download

  • Certificate
  • من نویسنده این مقاله هستم

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این Paper:

شناسه ملی سند علمی:

DMECONF01_105

تاریخ نمایه سازی: 9 مرداد 1395

Abstract:

این مقاله یک سلول تاخیر کنترل شونده با ولتاژ جدید که قابلیت استفاده در یک حلقه قفل شده تاخیر آنالوگ را دارد ارائه می کند سلولتاخیر پیشنهادی ساختار تفاضلی دارد وبنابراین باعث کاهش نویز تغذیه ونویز بدنه نسبت به ساختارهای سلول تاخیر تک سر می شود. در صورتی که از پنج سلول تاخیر که به طورمتوالی به هم متصل شده اند استفاده گردد. یک خط تاخیر با توان بسیار پایین حاصل می شود که دارای گستره فرکانسی وسیعی از MHz 200 تا GHz ۱ می باشد همچنین ساختار پییشنهادی در گستره وسیعی از ولتاژ کنترل از 0/335 V تا 1/87 رفتار صحیح از خود نشان می دهد. نتایج شبیه سازی نشان می دهد که گستره تاخیر قابل تنظیم برای هر سلول تاخیر پیشنهادی بین 0/2 تا ns می باشد. همچنین این سلول تاخیر دارای مشخصه خطی در بازه 0/335 تا 0/6 V می باشد. مصرف توان در ۵ سلول تاخیر Nw 0/8352 بدست آمده است که در مقایسه با ساختارهای تفاضلی پیشین؛ بسیار کاهش یافته است.

Keywords:

سلول تاخیر کنترل شونده با ولتاژ , حلقه قفل شده تاخیر , گستره وسیع , خط تاخیر , توان پایین

Authors

مطهره استبصاری

موسسه آموزش عالی هدف

محمد غلامی

استادیار دانشکده فنی ومهندسی دانشگاه مازندران

محمدجواد قهرمانپور

موسسه آموزش عالی هدف

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :
  • _ حفیو افمعی _ _ _ _ _ موق ایوان ...
  • Kiran, I.Patel, Priyesh P.Gandhi, Nilesh D.Patel, Jaimini prajapati, "Voltage controlled ...
  • M.Hassani, S.Saeedi, _ E dge-combining muli-phase DLL frequency multiplier with ...
  • Y-S.Choi, J-Y.Park, _ A Low-Jitter DLL-Based Clock Generator wit Two ...
  • M. Gholami, "Total Jitter _ Delay-Locked Loops Due to Four ...
  • M. Gholami, G.Ardeshir, "Analysis of DLL jitter due to vo ...
  • new fast-lock, low-jitter, and A:ه [6] M. Gholami, H. Rahimpour, ...
  • Mondal, S.A, Pal, S., Sahoo, M. , Mondal, P., _ ...
  • P.Sexena, S.K M, V.B .Chandratre. _ Design of a novel ...
  • H. Rahimpour, M. Gholami, H. Miar-Naimi, G. Ardeshir, _ digital ...
  • Chung-Ting Lu, Hsieh-Hung Hsieh and Liang-Hung Lu, _ 0.6v low ...
  • G.Luo, X.Zeng, _ An Improved Vo Itage -Controlled Delay Line ...
  • H. Ghonoodi, H. Miar-Naimi, M. Gholami, "Analysis of frequency and ...
  • A.Ghafari, A.Abrishamifar, "A Novel Wide-Range Delay Cell for DLLs", _ ...
  • J. Choi, K. Lim, and J. Laskar, " A ring ...
  • نمایش کامل مراجع