پیاده سازی الگوریتم جمع- ضرب با پیچیدگی کم و بهینه از نظر فضای مصرفی بر روی FPGA برای کدبردار LDPC
Publish place: The first national conference of computer science and engineering and information technology
Publish Year: 1395
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 777
This Paper With 7 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
CECCONF01_034
تاریخ نمایه سازی: 22 آبان 1395
Abstract:
در این مقاله، پیاده سازی الگوریتم جمع- ضرب را با پیچیدگی کم و بهینه از نظر فضای مصرفی در FPGA برای کدبردار LDPC ارائه شده است. یکی از مهمترین پارامترها در پیاده سازی الگوریتم جمع- ضرب توجه به نحوه ی کوانتایز و تعداد بیت های مورد استفاده برای کوانتایز تابع غیرخطی (x)ψ است. ما در این مقاله کوانتایز را به صورت غیر یکنواخت و با 5 بیت که حد واسط مناسبی بین کارایی کدبردار و پیچیدگی سخت افزاری است انجام می دهیم. در این پیاده سازی با ادغام واحد بهروزرسانی گره های بیت و گره های بررسی درستی باعث کاهش 50% در مقدار فضای مصرفی در FPGA هستیم. با استفاده از میانگین گیر نرخ خطای بیت را به اندازه 0.05dB بهبود یافته است.
Keywords:
Authors
مهدی اکبری
دانشگاه محقق اردبیلی دانشکده فنی مهندسی گروه کامپیوتر
غلام رضا زارع فتین
دانشگاه محقق اردبیلی دانشکده فنی مهندسی گروه برق
رضا اسودی
دانشگاه محقق اردبیلی دانشکده فنی مهندسی گروه برق
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :