طراحی و پیاده سازی یک مبدل ثبات تقریب متوالی آسنکرون با روش بهینه سازی 32-4 در MS/s با قابلیت تفکیک 10 بیت و فرکانس نمونهبرداری D/A زمان نشست0.13 μm CMOS تکنولوژی

محسن دشت بیاضی; علی محمدیان; عباس گلمکانی

طراحی و پیاده سازی یک مبدل ثبات تقریب متوالی آسنکرون با روش بهینه سازی 32-4 در MS/s با قابلیت تفکیک 10 بیت و فرکانس نمونهبرداری D/A زمان نشست0.13 μm CMOS تکنولوژی

Publish place: دومین کنفرانس بین المللی مهندسی و علوم کاربردی

Publish Year: 1395

Type: Conference paper

Language: Persian

This Paper With 16 Page And PDF Format Ready To Download

DOWNLOAD Paper

Certificate
I'm the author of the paper

Export:

Link to this Paper:

https://civilica.com/doc/539394

Document National Code:

ICEASCONF02_084

Index date: 15 December 2016

طراحی و پیاده سازی یک مبدل ثبات تقریب متوالی آسنکرون با روش بهینه سازی 32-4 در MS/s با قابلیت تفکیک 10 بیت و فرکانس نمونهبرداری D/A زمان نشست0.13 μm CMOS تکنولوژی abstract

در این مقاله، یک مبدلS.A.Rتوان پایین با دقت بالا( 10 بیت) و نرخ نمونه برداری متوسط در رنج 4 تا 32 مگاهرتز اتخاذ شده است که مدارات آن از پردازش آسنکرون با نگرشی جدید استفاده می کنند. دراین مقاله، یک روش جدید در پردازش آسنکرون ارائه شده است که برای افزایش سرعت مبدل با بازده توان بالاتر نسبت به روش متداول بسیار مناسب است و تعدادی از معایب طراحی کلاک مبدل آسنکرون،نظیر عدم نشست کامل خازن های آرایه ی D/Aدر آن بروز نمی کند. در نهایت ایده ی آسنکرون به یک نمونه مبدلS.A.Rده بیتی اعمال گردیده است. نتایج شبیه سازی در ولتاژ تغذیه 1.20.6 ولت و - فناوری 130 نانومترCMOS اتخاذ شده است و این ساختار توانسته است با دقت 10 بیت، به FoMمعادلfJ/step.conv 5/3 دست پیدا کند.

طراحی و پیاده سازی یک مبدل ثبات تقریب متوالی آسنکرون با روش بهینه سازی 32-4 در MS/s با قابلیت تفکیک 10 بیت و فرکانس نمونهبرداری D/A زمان نشست0.13 μm CMOS تکنولوژی Keywords:

مبدل آنالوگ به دیجیتال , بازده توان , مدارات منطقی آسنکرون , پردازش آسنکرون

طراحی و پیاده سازی یک مبدل ثبات تقریب متوالی آسنکرون با روش بهینه سازی 32-4 در MS/s با قابلیت تفکیک 10 بیت و فرکانس نمونهبرداری D/A زمان نشست0.13 μm CMOS تکنولوژی authors

محسن دشت بیاضی

دانشگاه فردوسی مشهد،ایران

علی محمدیان

دانشگاه آزاد اسلامی واحد علوم و تحقیقات خراسان شمالی،ایران

عباس گلمکانی

استادیار دانشکده مهندسی برق،دانشگاه صنعتی سجاد، مشهد ،ایران

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :

C.C. Liu, et al..(2010). _ A 10-bit 50-MS, SAR ADC ...

H.Wei, et al., (2011).، A 0.024mm2 8b 400MS/s SAR ADC ...

mW 1.25 GS/s 6 b 2 b/step SAR ADC in ...

GS/s 6b ADC in 90mm CMOS" , in IEEE ISSCC ...

S.W.M. Chen and R.W. Brodersen, (2 006) _ _ 6-bit ...

J. Yang, et al..(2010). _ 1 GS/s 6 Bit 6.7 ...

mm 50S/s-8MS/s ultra low voltage SAR ADC with timing optimized ...

J.M. Rabaey, A. Chandrakasar and B. Nikolic, (2002). Digital Integrated ...

C.H. Chan, et al..(2009). _ voltage -comtrolled capacitance offset calibration ...

Y. Xu, et al..2011). _ _ O ffset-Corrected 5GHz CMOS ...

B.W. Chen, et al..(2010) _ 3-GHz, 22-ps/dec Dynamic Comparator using ...

L. Zhou, et al..(2011). _ Calibration Technique for Mismatch of ...

J.Y. Um, et al..(2011). _ _ gital-Domain Calibration of Split-Capacitor ...

P. Harpe, et al..(2010). "A 1 2fJ/Conversioe Step 8bit 10MS/s ...

P. Harpe, et al..(2012). _ 7-to-10b 0-to-4MS/s Flexible SAR ADC ...

I.S. Jung, et al..(2013). _ 10-bit 64MSs SAR ADC using ...

C.Y. Liou and C.. Hsieh, (2013) _ 2.4-to-5 _ 2 ...

V 1.1MS/sec 6.3 fJ/Conversio. Step SAR-ADC with Tri-Level Comparator in ...

نمایش کامل مراجع